基于FPGA的串口通信设计与实现_图文_百度文库
基于FPGA的串口通信设计与实现
信ｌ息产业科赫
基于ＦＰＧＡ的串口通信设计与实现
王利民屠玲刚潘忠鸽朱志亮
（温州大学物理与电子信息３－程学院，浙江温州３２５０３５）
摘要：介绍了一种利用ＦＰＧＡ来实现ＲＳ２３２串行数据通信的方案。，基于ＦＰＧＡ的方案既实现了ＵＡＲＴ模块化设计，且避免了常用ＵＡＲＴ芯片复杂与移植性差的缺点。
关键词：ＦＰＧＡ：ＵＡＲＴ：ＲＳ２３２
引言置和输人数据计算出响应
串行接口的应用非常广泛，为实现串口通的奇偶校验位，它是通过
信功能一般使用专用串行接口芯片，但是这种纯组合逻辑来实现的。
接口芯片存在体积较大、接口复杂以及成本较２．６总线选择模块
高的缺点，使得硬件设计更加复杂，并且结构与总线选择模块用于
功能相对固定，无法根据设计的需要对其逻辑选择奇偶校验器的输入是
控制进行灵活的修改。介绍了一种采用ＦＰＧＡ数据发送总线还是数据接
实现串口通信的方法。收总线。
１串口通信协议２．７计数器模块
对一个设备的处理器来说，要接收和发送计数器模块的功能
串行通信的数据，需要一个器件将串行的数据是记录串行数据发送或者
转换为并行的数据以便于处理器进行处理，这接收的数日，在计数到某
种器件就是ＵＡＲＴ（ＵｎｉｖｅｒｓａｌＡｓｙｎｃｈｒｏｎｏｕｓＲｅ—数值时通知ＵＡＲＴ内核模
ｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）通用异步收发器。作为接ｉＳｌ的块。图１ＵＡＲＴ实现原理图
一部分，ＵＡＲＴ提供以下功能：３ＵＡＲＴ程序设计方案也是未来电子产品开发的发展趋势。
１．１将由计算机内部传送过来的并行数据ＵＡＲＴ完整的工作流程可以分为接收过程参考文献
转换为输出的串行数据流；和发送过程两部分。『１１韩德红．基于ＦＰＧＡ的串口控制器设计与实
１．２将计算机外部来的串行数据转换为字接收过程是指ＵＡＲＴ监测到ＲＳ一２３２总线现［Ｊ］．空军雷达学院学报，２００８，６（０２）：１１３—１１６．节，供计算机内部使用并行数据的器件使用；上的数据，顺序读取串行数据并将其输出给［２］蒋璇，臧春华．数字系统设计与ＰＬＤ应用［Ｍ】．
１．３在输出的串行数据流中加入奇偶校验ＣＰＵ的过程。当信号监测到新的数据（ＲＳ一２３２北京：电子工业出版社，２００５．
位，并对从外部接收的数据流进行奇偶校验：输入逻辑变为０，即ＲＳ一２３２传输协议的起始［３］李广弟，朱月秀，王秀山．单片机基础［Ｍ］．北
１．４在输出数据流中加入启停标记，并从位）就会触发接收流程。首先ＵＡＲＴ内核会重置京：北京航天航空大学出版社，２００３．
接收数据流中删除启停标记。波特率发生器和移位寄存器，并且设置移位寄作者简介：王利民（１９８６～），男，温州大学物
２ＵＡＲＴ模块设计存器的工作模式为波特率模式，以准备接收数理与电子信息工程学院，学生，研究方向：嵌入ＵＡＲＴ主要由ＵＡＲＴ内核、信号检测器、移据。其次，移位寄存器在波特率时钟的驱动下工式设计。
位寄存器、波特率发生器、计数器、总线选择器作，不断渎取ＲＳ一２３２串行总线的输入数据，并潘忠鸽ｆ１９８６～），男，温州大学物理与电子和奇偶校验器７个模块组成。（见图１）且将数据保存在内部的寄存器内。接收完成后，信息工程学院，学生，研究方向：嵌入式设计。
２．１ＵＡＲＴ内核模块ＵＡＲＴ内核会对已接收的数据进行奇偶校验并屠玲刚（１９８８～），男，温州大学物理与电子ＵＡＲＴ内核模块是整个设计的核心。在数且输出校验结果。最后，ＵＡＲｑｌ内核会重置信号信息工程学院，学生，研究方向：嵌入式设计。据接收时，ＵＡＲＴ内核模块负责控制波特率发检测器，以准备进行下一次数据接收。朱志亮（１９８２～），男，温州大学物理与电子生器和移位寄存器同步的接收并且保存发送过程是由加载和发送两个步骤组成。信息工程学院，助教，研究方向：通信信号处理。ＲＳ一２３２接收端口上的串行数据。在数据发送加载步骤是ＵＡＲＴ内核按ＲＳ一２３２串行发送的
时，ＵＡＲＴ内核模块首先产生完整的发送序列，顺序将起始位、数据位、奇偶校验位和停止位加
之后控制移位寄存器将序列加载到移位寄存器载到移位寄存器内，这个过程工作在系统时钟
的内部寄存器里，最后再控制波特率发生器驱下，相对于ＲＳ一２３２传输速度来说非常快。完成
动移位寄存器将数据串行输出。加载步骤后，ＵＡＲＴ内核会重置波特率发生器，（上接３０３页）汛和优化调度提供了可靠的
２＿２信号检测模块并且设置移位寄存器工作在波特率模式下，于保障，提高了水库的防洪效益和经济效益。同时，也信号检测器用于对ＲＳ一２３２的输入信号进是移位寄存器便在波特率时钟的驱动下依次将为周围地区推广建立水隋自动测报系统探索了一行实时检测，一旦发现新的数据则立即通知加载的数据发送到ＲＳ一２３２的发送端ＴＸＤ，这条新的途径，积累了一迪！成功的经验。
ＵＡＲＴ内核。需要注意的是，这里所说的样就产生了ＲＳ一２３２的数据发送时序。参考文献
ＲＳ一２３２输入输出信号都指经过电平转换后的４ＦＰＧＡ实现『１１黑龙江省八五三农场清河水库大坝安全自动监逻辑信号，而不是ＲＳ一２３２总线上的电平信号。把实验板上电，’下载完成后在ＰＣ上打开测系统和水文自动测报系统方案．黑龙江省农垦勘
２＿３移位寄存器模块串口调试助手，在上方接收区的串【＿：ｌ选择测设计研究院２００５．
移位寄存器的作用是存储输入或者输出ＣＯＭｌ，波特率选择１１５２００，校验位选择无校验［２］张建云等．水文自动测报系统应用技术哪北京：的数据。位，８个数据位１个停止位。每按下ｒｅｓｅｔ，可以中国ｇ．．ｆｆｑ水电出版社，２００５．
２．４波特率发生器模块在接收区看到ＦＰＧＡ通过串口向ＰＣ发送的一『３１ＳＭＯ＿９４土石坝安全监测技术规范ｆＭｌ北京：中由于ＲＳ一２３２传输必定是工作在某种波特个字符串“ｗｅｌｃｏｍｅｔｏＷＺＩＩ”。测试结果验证了程国水利水电出版社，１９９９．
率下，比如９６００，为了便于和ＲＳ一２３２总线进行序的准确性。作者简介：刘福林（１９６９－－），男，吉林省榆树＾，同步，需要产生符合ＲＳ一２３２传输波特率的时５结论工程师，从事水利设计、施工管＞Ｉ二ｒ－作。
钟。采用ＦＰＧＡ实现串口通信功能将给产品许兴权（１９５８－－），男，山东省成武人，助理工程
２．５奇偶校验器模块设计研发带来极大方便，并且可以降低成本，这师，从事水利施工、运行管理工作。
奇偶校验器的功能是根据奇偶校验的设种采用可编程逻辑器件代替硬件实现协议功能
万方数据一８９—
贡献者：mlgb1113
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基于VHDL UART IP设计与实现
来源： 联系QQ： 作者： admin
发布时间： 13/09/05
【网学提醒】：本文主要为网上学习者提供基于VHDL UART IP设计与实现，希望对需要基于VHDL UART IP设计与实现网友有所帮助，学习一下吧!包括： 论文(4页2617字)&说明：摘要： UART（Universal Asynchronous Receiver/Transmitter），通用异步接收/发送装置，具有可编程性和高度兼容性，在数字通信及控制系统等各种嵌入式领域中得到了广泛的应用。介绍了一种利用VHDL语言设计的UART核心功能的方法，具体阐述了发送、接收以及波特率发生器模块的设计，并将其集成到可编程逻辑器件CPLD上，最后通过串口调试软件验证该UART IP核功能正确、稳定、可靠。 关键词: UART;VHDL;IP核;CPLD Abstract: UART (Universal Asynchronous Receiver/Transmitter), with a high degree of programmability and compatibility, has been widely used in digital communication, control systems, and other embedded fields. This paper presents a method that uses VHDL language to design the core functionality of UART, expound the design of sending, receiving, and the baud rate generator module in detail, and integrated into the programmable logic device CPLD, then to verify the function of the UART IP core through the serial port debugging software. Key words: UART; VHDL; IP CPLD 1 引言 IP核即知识产权核，是一段具有特定电路功能的硬件描述语言，它将一些在数字电路中常用的功能块设计成可修改参数的模块。为此利用IP核复用技术[7,9]避免了大量重复劳动，是设计人员赢得迅速上市时间的主要策略。 UART（通用异步收发器）[1,8]主要用于控制设备之间的串行通信，广泛应用于SoC设计中。UART性能的优劣将直接影响相应电子系统的性能和指标。常见的串行接口芯片如、16550等，由于速度较慢，难以满足一些需要高速应用的场合。 基于以上考虑，本文探讨了利用VHDL设计紧凑、可修改配置的UART IP核，并将其集成到可编程逻辑器件CPLD上得以实现。 2 UART核心模块设计与实现 2.1 UART基本原理 UART主要用来实现串行和并行数据流之间的变换，主要功能是：从CPU接收并行数据转换成串行数据输出；或者是从串口读入外部数据，将其转换为并行数据送往CPU。所谓异步收发是指在UART协议中，接收、发送不使用统一参考时钟，收发双方取得同步的方法是采用固定的串行数据格式，即在数据格式设置中分别加上起始位和停止位，用来标志一个数据帧的开始和结束。其串行数据格式如图1所示，包括1位起始位，5～8位数据位，1位奇偶校验位（可选），1/1.5/2位停止位。 UART的功能系统可划分为六个模块：波特率发生器、发送模块、接收模块、接口模块、接收和发送FIFO、Modem模块，各部分模块关系如图2所示。本文着重于波特率发生器、发送模块和接收模块的设计，并给出其仿真结果。 2.2 波特率发生器 UART核包含一个可编程的波特率发生器，它给发送模块和接收模块提供发送数据和接收数据的基准时钟，波特率发生器产生的时钟clk16,是串行数据波特率的16倍。它对系统时钟进行分频，计算公式为：clk16=系统时钟/波特率*16，针对不同波特率设定相应的数值就可以得到期望的内部波特率时钟。这里我们将外部输入的32MHz的信号分成频率为153600Hz的信号。其仿真波形如图3所示。 图3 波特率发生器模块仿真 2.3 发送模块设计 串行数据发送模块设计框图[13,14]如图4所示。 图4 UART发送模块框图 当并行8位数据从总线写入发送模块后，发送模块将并行数据装入锁存器THR中，然后在移位寄存器TSR中将数据移位，产生完整的发送序列[15]（包括起始位、数据位、奇偶校验位和停止位），以相应波特率从txd发送。发送模块的输入时钟clk16是串行数据波特率的16倍，模块内部将其16分频后得到波特率时钟txdclk。发送模块的状态机FSM如图5所示： 图5 发送状态转换关系图 分为X_Idle、X_Start、X_Wait、X_Shift和X_Stop 5个状态,分别对应空闲、起始、等待、移位和停止这5个状态。
UART核心模块设计与实现 3 总结参考文献： 张莉,杨永明.基于CPLD的UART设计[J],微息,2002,(02) 何慧珠,张会新.基于FPGA的UART IP核设计与实现[J].微信息,2008,(02) 候伯亨,顾新.VHDL硬件描述语言与数字逻辑电路设计.西安电子科技大学出版社.2000 林敏.VHDL数字系统设计与高层次综合.北京:电子工业出版社.2002 戴慧.VHDL设计技巧探讨[J].正德学院学报,2006,(01) JOE C.串行通信编程指南[M].北京:北京科海培训中心,1990 李洋,王森章.使用System C设计UART IP核[J].微型电脑应用,):64-48 滕桂明,刘璞,刘萍.基于可编程逻辑器件UART的实现[J].科技咨询导报,2007,(26) 刘伟峰,弈琪等.高性能嵌入式UART IP核的设计[J].电子器件,2007,(04)黄海林,沈绪榜.基于有限状态机的UART设计[J].微电子学与,2002,(12).赵延,葛利嘉.基于FPGA的UART设计实现及其验证方法[J].Ge Rui,Ou Gang.Design of UART in FPGA’s SoC
System.Ship Electronic Engineering.26(3):84-86.[15]Ralf N.Hardware/Software Co_designed for Data Flow Dominated Embedded System[M].Kluwer Academic Publishers,1998.[16]Altera Corporation.Quartus II Handbook,volume 5.May 2007.作者点评： 本文详细介绍了一种基于VHDL的UART IP核的设计，给出了核心模块的功能仿真，并将其集成到可编程逻辑器件CPLD中进行验证，证明该UART IP功能正确、稳定 ，可重构，可移植性强，可以很好的应用到SoC集成设计中。
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文章排行榜用FPGA器件实现UART核心功能的一种方法
串行外设都会用到RS232-C异步串行接口，传统上采用专用的集成电路即UART实现，如TI、EXAR、EPIC的550、452等系列，但是我们一般不需要使用完整的UART的功能，而且对于多串口的设备或需要加密通讯的场合使用UART也不是最合适的。如果设计上用到了FPGA/CPLD
串行外设都会用到RS232-C异步串行接口，传统上采用专用的集成电路即UART，如TI、EXAR、EPIC的550、452等系列，但是我们一般不需要使用完整的UART的功能，而且对于多串口的设备或需要加密通讯的场合使用UART也不是最合适的。如果设计上用到了/CPLD，那么就可以将所需要的UART功能集成到内部，本人最近在用XILINX的XCS30做一个设计的时候，就使用VHDL将UADT的核心功能集成了，从而使整个设计更加紧凑，更小巧、稳定、可靠，下面就谈谈设计。
---- 分析UART的结构，可以看出UART主要由数据总线接口、控制逻辑和状态接口、波特率发生器、发送和接受等部分组成，各部分间关系如图一。
---- 了解了UART的各部分组成结构后，下面对各部分的功能进行详细的分析。我们假定所要设计的UART为：数据位为7位、8位可选，波特率可选，效验方式为奇、偶、无等效验方式，下面的分析都是在这个假定的基础上进行。
一、波特率发生部分
---- 从图一可以看出，UART的接收和发送是按照相同的波特率进行收发的（当然也可以成对的不同波特率进行收发），波特率是可以通过CPU的总线接口设置的。UART收发的每一个数据宽度都是波特率发生器输出的时钟周期的16倍，即假定当前按照9600bps进行收发，那么波特率发生器输出的时钟频率应为9600＊16Hz，当然这也是可以改变的，我们只是按照UART的进行设计。
---- 我们假定提供的时钟为1.8432MHz，那么可以很简单地用CPU写入不同的数值到波特率保持寄存器，然后用计数器的方式生成所需要的各种波特率，这个值的计算原则就是1843200/（16＊所期望的波特率），如果希望输出9600Hz的波特率，那么这个值就是1843200/（16＊9600）=12（0CH）。
二、 发送部分
---- 这里应重点分析几个问题：首先是何时CPU可以往发送保持寄存器（THR）写人数据？也就是说CPU要写数据到THR时必须判一个状态，当前是否可写？很明显如果不判这个条件，发送的数据会出错，除非CPU写入THR的频率低于当前传输的波特率，而这种情况是极少出现的。其次是CPU写入数据到THR后，何时THR的数据传送到发送移位寄存器（TSR）并何时移位？即如何处理THR和TSR的关系？再次是数据位有7、8位两种，校验位有三种形式，这样发送一个字节可能有9、10、11位三种串行长度，所以我们必须按照所设置的传输情况进行处理。数据位、效验方式可以通过CPU写一个端口来设置，发送和接受都根据这个设置进行，由于这部分很简单，所以我就不给出程序了。
---- 根据上面的分析，引进了几个信号：
---- bigin1、begin2：引入两个附加移位，目的是为送出起始位、停止位而加入串行长度。
---- txdone7、txdone8：分别表示7、8位的结束标志。Txdone&=txdone8 when“8bit”else txdone7;
---- Paritycycle7、paritycycle8：分别表示7、8位下的校验位。Parity&=parity8 when“8 bit”else parity7;
---- Writerdy：为0时表示CPU不能将数据写入THR，为1时可以写入。
---- 这样就可以得到以下信息：在移位时钟的上升沿检测到txdone和writerdy都为高电平时，进入LOAD状态即将THR的数据LOAD到TSR，在下一个时钟就进入移位状态。在移位中同时进行校验位的运算，在需要送出校验位的时候将运算好的校验位送出，txdone=1的时候将高电平送出，其它时候移位输出。
---- 最后还有一个小程序，那就是写出writerdy的状态，很明显没数据写入时为高，而当txdone为低时为低，注意这里也必须同时同步。图二给出了一个奇效验8bit数据的发送时序图。
三、 接受部分
---- 对于接收同样存在9、10、11位三种串行数据长度的问题，必须根据所设置的情况而将数据完整地取下来。接收还有一个特别的情况，那就是它的移位的时钟不是一直存在的，这个时钟必须在接受到起始位的中间开始产生，到停止位的中间结束。接受到停止位后，必须给出中断，并提供相应的校验出错、FRAME错以及溢出等状态。
---- 这样需引入hunt和idle两个信号，其中hunt为高表示捕捉到起始位，idle为高表示不在移位状态，利用这两个信号就可以生成接收所需要的移位时钟。
---- 下面还有一个小程序，就是如何将接收的状态和标志表示出来。溢出标志很简单，那就是在idle从低变高，也就是说在接收到一个完整的串行序列后，去判一下当前的中断是否有效？（高有效，数据没有被读走）如果为高那么溢出，否则没有。在移位的时候，同时对接收的数据进行校验，这样就可以判断接收的数据是否有错，在接收完成时判一下当前的RX是否为高电平就可以知道FRAME是否有错，图三是一个8bit奇校验的接收时序图（假定接收正确，所以没有给出校验、溢出、帧出错信号）。
---- 总结：我在用FPGA做一个设计的时候，由于还有资源而且正好用到UART，所以就根据对UART的认识进行了设计，全部用VHDL进行描述，用SPEEDWAVE进行语言级的仿真，用XILINX的F2.1进行顶层仿真，最后和PC的仿真终端进行联机，功能一切正常，整个UART所需要的触发器为80个左右，一般的PLD都可以完成。
(责任编辑：yheda)
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iframe(src='///ns.html?id=GTM-T947SH', height='0', width='0', style='display: visibility:')基于FPGA的UART设计实现--《科技信息(学术研究)》2008年36期
基于FPGA的UART设计实现
【摘要】：UART作为RS 232协议的控制接口得到了广泛的应用,基于FPGA实现的UART设计可以使系统更加紧凑、稳定。为了实现FPGA和PC的串行通信,用硬件描述语言VHDL编写程序,实现了在Xilinx公司的FPGA器件XC3S200内部嵌入UART控制器,并进行了Modelsim而下的仿真和FPGA与PC机的通信测试,效果良好。该UART控制器用软件实现了UART内核、信号监测器、移位寄存器、波特率发生器、计数器、总线选择器等以前硬件芯片所实现的功能,节省了电路板面积,且工作稳定、可靠,可以灵活地嵌入到一些通信系统当中。
【作者单位】：
【关键词】：
【分类号】：TN791【正文快照】：
UART(即Universal Asynchronous Receiver Transmitter通用异步收发器)是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。串行外设用到RS232-C异步串行接口,一般采用专用的集成电路即UART实现。如、NS16450等芯片都是常见的UART器件,这类芯片
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