基于FPGA的数字频率计的设计怎么弄啊?是要买那个黑金fpga开发板板吗?不知道从哪里动手啊?

来源：蜘蛛抓取(WebSpider) 时间：2015-04-28 14:44 标签： fpga开发板
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基于FPGA数字频率计的设计和实现.doc46页
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基于FPGA数字频率计的设计和实现
近些年来,随着微电子技术的发展,可编程逻辑器件在集成度、速度等性能方面也获得了空前的发展,数字频率计是数字信号处理中的重要内容之一,本文主要研究了如何使用FPGA设计和实现数字频率计,详细论述了利用VHDL 硬件描述语言设计,并在EDA电子设计自动化 工具的帮助下,用大规模可编程逻辑器件FPGA/ CPLD 实现数字频率计的设计原理及相关程序。特点是:无论底层还是顶层文件均用VHDL 语言编写,避免了用电路图形式设计时所引起的毛刺现象;改变了以往数字电路小规模多器件组合的设计方法,整个频率计设计在一块FPGA/ CPLD 芯片上,与用其他方法做成的频率计相比,体积更小,性能更可靠。
关键字:数字频率计;电子设计自动化;大规模可编程逻辑器
AbstractWith the development of the microelectronic technology, much improvement has been achieved in the PLD techniques. Digital cymometer is one of the important contents of digital signal process. This paper has studied how to design and realize
digital cymometer with FPGA , discusses digital cymometer design principles and procedures by using VHDL hardware descriptive programming ,EDA tools and on the basis of grand scale programmable logic device FPGA/ CPLD. The main point of this article is that bothbottom’s and top’s documents are written by VHDL programming , which avoids“rough phenomenon”, a phenomenon caused by using electric circuit picture style design. This software procedure is different from traditional digital circuit design at small scale and composed of many devices. Instead , the whole cymometer is designed on a FPGA/ CPLD and is composed of a decimal system cymometer. Compared with other cymometer , it is small in volume and has reliable functions.
Key words: EDA; FPGA/ CPLD
摘 要 - 1 -
Abstract - 2 -
目录 - 3 -
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基于FPGA的数字频率计的设计与实现
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13:49:36&&&来源:互联网 &&
据(3)式，计算结果的最大误差为：
相对误差为：&&&
因此，只要使计数值C足够大就可以保证频率测量的精度。将(3)和(4)两式相除并忽略小项得C和C0的关系如下：
给定C0，测周期计数值C的最大可变范围为：。因此，根据实际测量精度的要求，设定适当的分频器分频系数C0，即可保证实际的测周期计数值C的大小在精度要求的范围内。对于上述的数字频率计，如果增大分频器分频系数C0，提高测周期计数器的计数范围，可实现对输入信号宽频段高精度的频率测量。
图4 输入被测信号周期为156ms时的仿真波形
数字频率计的VHDL实现上述的同步测周期数字频率计在Altera 公司的FPGA开发平台Quartus II中实现，模块采用VHDL语言描述，具有通用性和可重用性。图1中的同步测周期计数器的VHDL描述如下：use ieee.std_logic_1164.use ieee.std_logic_unsigned.use ieee.std_logic_arith.entity freq_count is&& --实体定义port(& reset: in std_&&&&&& clk0 : in std_&&&&& clkx : in std_&&&&& cint : out std_&&&&& cout : out std_logic_vector(23 downto 0));end entity freq_architecture ar of freq_count is&&&&&&&&&signal s0 : std_signal ct : std_logic_vector(23 downto 0);beginp0: process(reset,clk0)&&--计数器进程beginif reset='0' then& s0&='0';& cint&='1';& cout&=conv_std_logic_vector(0,24);elseif clk0'event and clk0='1' then&& s0&=&if s0='0' and clkx='1' then&&&&& cout&=&& cint&='0';& ct&=conv_std_logic_vector(1,24);&else&& cint&='1';&& ct&=ct+1;&end process p0;&测周期计数值M、C分别由mout和cout端口输出，通过一定的接口由微处理器或其他的数据处理模块获取，进行频率的计算和显示，根据实际的应用情况设计输出接口，这里不再详述。当频率计新一轮的测周期计数完成后，计数器通过cint和mint信号指示处理单元来获取数据，其高电平脉冲的宽度为一个计数时钟周期。当计数时钟频率很高时，一些慢速的单片机可能无法捕获，因此(以cint信号为例)增加如图3所示的电路。cint上升沿使D触发器输出引脚cdone置0，通知单片机取数，单片机读结果时，相应的地址信号和读信号有效使图中的cint_set有效，cdone被复位为1，等待下一次cint脉冲的出现。通过该电路，慢速单片机就可以捕获频率计计数完成的指示信号。为了使频率计的设计更加灵活，频率计中分频器的分频系数也可改为由外部输入。在频率计运行期间，由外部控制器设置不同的分频系数C0，这样可实现更宽范围的频率测量。
频率计的仿真验证上述数字频率计的VHDL设计在Altera公司的Quartus II开发平台下进行了编译和仿真，图4是在clk0输入10 MHz方波，clkx输入周期为156ms(频率为6.41KHz)方波，分频系数C0取15000时的仿真波形。本文采用Altera公司的FPGA FLEX10K10LC84-4来实现上述的频率计，计数器计数值的处理和显示由 51单片机来完成，同步测周期数字频率计的参数和测试结果是：计数器宽度为24 bit；分频系数C0取106；计数时钟频率f0为1MHz；FPGA逻辑单元的使用比例为41%；测量的频率范围是1Hz&fx&16MHz；测量误差小于 10-5。
结语本文设计的同步测周期计数器能够直接对被测信号进行连续的测周期计数，可以在许多频率测量的设计中取代门控计数器，使设计更加灵活。文中采用两个同步测周期计数器设计的数字频率计，无需选择量程便可实现宽频段高精度的频率测量，并在FPGA中实现了系统集成。
编辑：神话
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