集成电路设计后端设计当中std库代表甚么

来源：蜘蛛抓取(WebSpider) 时间：2015-08-15 10:38 标签： 集成电路封装
数字集成电路设计流程_百度文库
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数字集成电路设计流程
数​字​集​成​电​路​设​计​流​程
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1引言随着集成电路工艺与设计技术的不断发展,半定制设计方法得到迅速发展和应用。相对于全定制设计方法,标准单元设计方法把芯片设计从繁杂的晶体管设计中解放出来,大大降低了芯片设计的复杂度,缩短了芯片的上市时间,降低了设计成本[1]。然而,随着深亚微米工艺的出现,电路规模的不断扩大和电路速度的不断提高使得传统的前端和后端相互分离的设计方法已不能满足芯片设计的要求;需要在后端设计过程中将相应的后端设计数据及时返标到综合工具中对设计实现进一步优化,建立比综合库提供的线负载模型更贴合设计本身自定义线负载模型,以实现设计的更精确优化,最终满足设计要求。本文通过后端信息的返标、生成适用于具体设计的自定义线负载模型等方法,优化了传统大规模集成电路设计方法,得到了适用于深亚微米工艺下CIC中国集成电路设计China lntegrated Circult(总第87期)2006·8·集成电路的后端设计流程,并介...&
(本文共6页)
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1引言集成电路的后端设计过程是从RTL综合到GDSII数据的实现过程,一个好的芯片版图设计为集成电路物理设计和实施奠定了良好的基础。随着集成电路工艺与设计技术的不断发展,如何缩短芯片的设计周期,同时解决芯片特征尺寸缩小、芯片规模增大、时钟频率提高以及电压降等因素使芯片物理设计复杂度越来越高的问题,已成为版图设计师需面临的主要挑战。用自动布局布线工具来完成芯片后端设计可以节省宝贵的设计时间,但后端设计绝不仅仅是自动化工具的掌握和应用,结合电路特点开发有针对性的后端设计流程对芯片的成功起着关键性作用。本文介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计的过程,其中包括了设计之前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线过程,另外还介绍了如何预防串扰和如何保证芯片时序能够满足设计要求。2芯片介绍芯片是一款为用户定制的专用芯片,采用0.18μm 1P4M S...&
(本文共4页)
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本文研究了数字ASIC芯片设计中的逻辑综合理论、静态时序分析理论、电源网络分析和设计理论、时钟树的设计与综合理论、布局布线理论等关键技术,并在这些关键理论技术的基础上很好地完成了一个750万门的雷达数字信号处理SoC芯片的后端工作,已从SMIC(中芯国际)流片完成,并封装完毕,该芯片的系统测试工作正在进行中,绝大部分的功能已经验证正确。该芯片是采用SMIC0.18um1P6M工艺、自主开发的、内嵌DSP核的通用雷达信号处理SoC(片上系统)芯片,流片面积11.744mm×11.744mm,封装后面积31mm×31mm。其后端工作主要包括:逻辑综合、静态时序分析、电源分配网络的设计、时钟树的设计与综合、布局布线等。本文的主要内容如下:1.深亚微米高性能ASIC芯片的逻辑综合理论分析和雷达数字信号处理SoC芯片的逻辑综合过程2.深亚微米高性能ASIC芯片的静态时序分析理论分析和雷达数字信号处理SoC芯片的静态时序分析过程3.深亚微米...&
(本文共83页)
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集成电路产业进入了超深亚微米工艺的SoC(System on Chip)时代,设计规模越来越大,工艺的特征尺寸越来越小,集成电路设计方法面临诸多新的挑战。在高速电路中,连线间耦合电容产生的串扰噪声会导致大量的时序违规,甚至逻辑错误;而IR_drop会引起芯片性能的降低,严重时会导致芯片失效;另外,天线效应也严重影响着设计的可靠性。上述三个因素,互连线之间耦合串扰、电源IR_Drop和天线效应已成为集成电路后端设计工程师在设计阶段必须谨慎考虑的问题。本文首先对相邻连线间的串扰进行了研究,利用RLC模型进行HSPICE仿真,分析影响串扰的因素,得到了减小和修复串扰的理论依据和实践方法。IR_drop是由于电源网络中导线电阻产生的电压损耗,在串扰分析之后介绍了直流电压降的概念和影响,由于5%的IR_drop会引起7%的延时,为了降低IR_drop,本文给出了后端设计中降低IR_drop的设计方法;接着从天线产生的原理出发,研究分析跳线...&
(本文共64页)
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0　引　言为了使电路的性能达到设计者的预期目标 ,并满足电路工作环境的要求 ,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束 ,并自始至终使用这些约束条件来驱动电路设计软件的工作。设计约束一般包括专用集成电路 (ASIC)生产厂家的设计规则约束和设计者自定义的设计优化约束。大多数工艺库都指定有设计规则约束 ,对任何一个使用该工艺库的设计都适用 ,它反映了一个设计为了正常工作所必须遵守的特定工艺要求 ,它的优先权高于设计优化约束 ,通常包括最大转换时间、最大扇出、最大和最小电容等。设计规则约束是隐含的 ,无须设计者指定 ,因此 ,这里重点讨论设计优化约束。设计优化约束包括设计者对电路性能上的一系列在时序、面积和版图布通性等方面的指标 ,其中最重要、最复杂的是时序约束。1　设计的时序约束1.1　单时钟同步电路的时序约束先讨论最简单的单时钟同步电路的时序约束。要对一个电路的时序行为进行充分约束 ,至少应考虑时钟网络、端口延时...&
(本文共5页)
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1　引言随着集成电路设计技术的飞速发展,电路集成度不断提高,器件的制造工艺也已经进入到深亚微米阶段。而由于深亚微米时互连线延迟是主要延迟因素之一,延迟又取决于物理版图。传统的自上而下的设计方法(见图1 )只有在完成物理版图后才知道延迟大小。如果这时才发现时序错误,必须返回前端,修改前端设计或重新布局,这种从布局布线到重新综合的重复设计可能要进行多次才能达到时序目标。随着特征尺寸减少,互连线的影响越来越大。传统的逻辑综合和布局布线分开的设计方法已经变得无法满足设计要求,必须将逻辑综合和布局布线更紧密的联系起来,用物理综合方法,使设计人员同时兼顾考虑高层次的功能问题、结构问题和低层次上的布局布线问题。同时在芯片设计的流程中,后期的验证占了很长的时间。人们通常采用的验证方法是动态仿真,此种方法的优点是比较直观。但当芯片的门数达到上百万门,用动态仿真所消耗的时间很长,而且分析的覆盖面也不全,从而引入了一种新的分析和验证电路时序行为的新手...&
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集成电路物理设计中布局和电源网络的设计
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