半整数分频器_百度百科
半整数分频器
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半整数分频需要对输入时钟进行操作。基本的设计思想：对于进行n-0.5分频,首先进行模n的计数,在计数到n/2-1至n-1时,输出时钟赋为‘1’,回到计数0时,又赋为0,因此,因此,只要保持计数值n-1为半个输入时钟周期,即实现了n-0.5分频时钟,因此保持n-1为半个时钟周期即是一个难点。从中可以发现,因为计数器是通过时钟上升沿计数,因此可以在计数为n-1时对计数触发时钟进行翻转,那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿,则计数值n-1只保持了半个时钟周期,由于时钟翻转下降沿变成上升沿,因此计数值变为0。因此,每产生一个n-0.5分频时钟的周期,触发时钟都是要翻转一次。得用这种方法得到的半整数分频时钟占空比是固定的，为N/2(N-0.5)*100%。当N越大时，占空比越接近50%。前提条件是输入时钟占空比是50%。基于VHDL的全数字分数分频器设计87
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基于VHDL的全数字分数分频器设计87
第６卷第１２期２００６年６月；科学技术与工程；Ｖ０１．６Ｎｏ．１２；Ｊｕｎ．２００６；１６７１―１８１５ｆ２００６１１２―１６０９―０；ＳｃｉｅｎｃｅＴｅｃｈｎｏｌｏｇｙａｎｄＥｎｇｉ；２００６；Ｓｃｉ．Ｔｅｃｈ．Ｅｎｇｎｇ．；通信技术；基于ＶＨＤＬ的全数字分数分频器设计；尹辉炳；张涛；（中国科学院上海技术物理研究所．上海２０００８３；摘要介绍了，全数字化的
第６卷第１２期２００６年６月科学技术与工程Ｖ０１．６Ｎｏ．１２Ｊｕｎ．２００６１６７１―１８１５ｆ２００６１１２―１６０９―０４ＳｃｉｅｎｃｅＴｅｃｈｎｏｌｏｇｙａｎｄＥｎｇｉｎｅｅｒｉｎｇ⑥２００６Ｓｃｉ．Ｔｅｃｈ．Ｅｎｇｎｇ．通信技术基于ＶＨＤＬ的全数字分数分频器设计尹辉炳张涛（中国科学院上海技术物理研究所．上海２０００８３）摘要介绍了，全数字化的分数分频器的两种设计方法．分析了它们的特点．然后采用ＶＨＤＬ硬件描述语言设计了全数字化的分数分频器，并且给出了设计任意分数分频器的方法。关键词ＶＨＤＬＦＰＧＡ／ＣＰＩ．Ｄ分数分频器中图法分类号ＴＮ７４２．１：艾献标识码Ａ在数字电路设计中．经常需要用到分频电路。一般的整数分频器可以很容易地通过Ｄ触发器或者其慨。＝志≯。＾＝寿。模Ⅳ计数器来实现。但是．有时候电路中需要用到各种不同的频率．而时钟源通常只有有限的一两个．这时候就会碰到需要分数分频的情况。文献『１，２］中给出了一种实现半整数分频器的方法．这里通过对该电路进行建模和分析，对其进行扩展．得到更为一般的形式，使其能实现（Ｎ一１／Ｍ）分频。另外，根据文献ｆＩ１中分数分频的基本原理，设计了一种通用分数分频器．并且给出了确定分数分频器参数的网２３．５分频器仿真波ｊ髟方法。最后对这两种分数分频器进行了比较说明。１（Ⅳ＿１肋）型分频器设计采用ＶＨＤＬ语言设计上述电路（令Ｎ＝４）．并进行仿真得到波形如图２所示．图中ｃｌｋｉｎ为输入波形．比１．１基本原理文献『１，２］中给出了一种半整数分频器，其电锨五和ｃｌｋ―ｉｎ可以得出：勘的每个周期中ｆ．ｋｇｃｌｋ．ｉｎ少路组成如图１所示，由一个异或门，一个模Ⅳ计数器，一个正脉冲。但是．观察模Ⅳ计数器输出ｔｅｍｐ．就可以及一个２分频器组成。以发现，实际上在矗的每个周期中￡是ＥＬｅｌｋｉｎ多了一个正脉冲ｊ分析如下：没此时刻为图中五的第一个高电平下降沿前一刻，＾＝１，然后ｃｌｋｉｎ由１变为０，导致异或门的输出￡变为１，￡的上升沿使模Ⅳ（模４）计数器计数．计数器结果加１。由于计数器计到了最大值，故ｃｌｋｏｕｔ输出高电平１．ｅｌｋｏｕｔ的上升沿又促使２分频器工作，使磊由１变为０，然后兀反馈回异或门得输人图１半整数分频器电路组成端，与ｃｋｌｉｎ通过异或门使７：变为０．反馈使得‘由０变为１．以后经过一段时问又返回０。根据上面的分析．可以将异或门看作是频率加２００６年１月１６日收到第一作者简介：尹辉炳（１９８０一），男，江苏丹阳人，中国科学院上海技法器．于是可以得到半整数分频器如下的数学模型术物理研究所硕十研究生，研究方向：红外信号与信息处理。框图（图３）。万　方数据１６１０科学技术与工程６卷１．２．２反馈通道反馈通道中分频器的实现方式影响两种占空比波形的分布位置：由于Ｄ触发器的输出波形是对图３半整数分频器的数学模型ｌ称的，即波形的占空比为１：１．这样￡改变的时刻就分布比较均匀．因而两种占空比波形的分布也就比较均匀．而用模Ⅳ计数器实现则两种占空比的波形分布相对集中，以Ｎ＝ｄ．Ｍ＝ｄ实现３．７５分频为例，图２和图４中反馈通道均采用两个Ｄ触发器级联实现．因而两种占空比的波形相间而排．图４中输出波形ｃｌｋｏｕｔ由此可得系统的传递函数为：＆：――Ｌ：～｝，二ｌ一上×上Ⅳ－丢’Ⅳ２‘如果将图３中１／２换为１／Ｍ．即将２分频器换为Ｍ分频器．则可以得到系统传递函数：也＝―三一，这样就／ｍ是占空比分别为３：４与４：４的波形依次相间排列．图２中输出波形ｃｌｋｏｕｔ是占空比分别为０．５：３与１：３的波形相问排列。图５中反馈通道采用了模４计数器进行４分频，因而７：变化分布不再均匀。所以输出波形ｃｌｋ中两种占空比的波形不再相问而排。ｏｕｔＮ一土Ｍ可以实现（Ⅳ一亩）型分频器，其中Ⅳ，Ｍ均为正整数。１．２分频器的实现与讨论由于电路结构非常清晰．很容易用ＶＨＤＬ语言实现。因为Ｚ的增加发生勘的上升或者下降沿时刻，所蝴的波形必然会影响到输峨。的波形。对于某些分频数．比如Ⅳ或者Ｍ为２的幂次方的时候．分频器既可以用模Ⅳ计数器来实现．又可以用Ｄ触发器串联来实现。ｉ．２．１前向通道前向通道中分频器实现方式主要影响输出波形的占空比．若前向通道采用Ｄ触发器．则输出波形趋于对称，通常输出波形占空比为Ｎ：Ｎ或者Ⅳ：ｆⅣ＋１１，具体情况由输出波形的周期相对于输入波形周期的倍数是否为整数决定。若输出波形的周期为输入周期的整数倍．则输出波形占空比为Ｎ：Ｎ，否则为Ⅳ：（Ｎ＋Ｉ）。若前向通道采用模Ⅳ计数器实现．则输出波形高电平占０．５或者１个输入波形周期宽度，具体是０．５还是１．同样由输出波形周期是否为输入波形周期的整数倍决定。若为整数倍，则占１个输入波形周期宽度．否则占０．５个。图４是前向通道采用了２个Ｄ触发器级联实现４分频的仿真结果，输出波形ｅｌｋ―ｏｕｔ占空比为３：４或者４：４．分别对应于输出周期为输入周期的３．５倍与４倍的情况。图２是前向通道采用模４计数器实现４分频的仿真结果．输出波形ｅｌｋｏｕｔ的高电平所占宽度为０．５或者１个输入周期．分别对应于输出周期为输入周期的３．５倍与４倍的情况。图５３．７５分频器仿真波形图４３．７５分频器仿真波形（前向通道和反馈通道均采用Ｄ触发级联实现４分频）ｆ前向通道和反馈通道均采用模４计数器实现４分频）以上讨论只是在理想情况下进行的，实际实现的时候还要考虑到两种整数分频方法的时延等实际电路的参数。２任意分数分频器设计２．１基本原理文献『１］中介绍了这种分数分频器的基本原理，即通过控制两种不同分频比出现的不同次数来获得所需要的分数分频。万方数据　１２期尹辉炳，等：基ＴＶＨＤＬ的全数字分数分频器设计１６１１设需要设计的分数分频值为ａ／ｂ＞ｌｆ当ａ／ｂ＜ｌ时实际上是需要实现倍频功能．而ａ／ｂ＝１是平凡情况．这里均不加考虑，舶为整数的情况也不考虑）．两种整数分频值分别为Ｅ和Ｂ＝Ｅ―ｉ，并且出现的次数分别为凡和ｍ．则可以得到等式＿一――一――――ｎｎＦ。＋ｍＦｍｎＲ＋，ｎ似＿一１）／１、Ｌ，１Ｄｎ＋ｍ凡＋ｍ通过变换很容易得到如下式子Ｆ一―ａ＋―ｍ。‰一６’Ｆｍ＝Ｆｎ－１，（２）ｎ＝ｂ―ｍ．．０＜ｎ，ｍ＜ｂ由于只是一个整数，所以由（２）式中第１式、第４式能而且一定能唯一确定一个ｍ＝ｂ一（Ⅱｍｏｄｂ），从而得到如下解。ｍ＝ｂ一（Ⅱｒｏｏｄｂ），Ｆ。，，＝Ｉ…ａ／５］＋１，疋＝［胡］，（３）、７／ｚ＝ａｒｏｏｄｂ其中ｆ．］表示取整，ｏｍｏｄ６表示求。除以ｂ的余数。如要设计一个５．１分频的分频器。则昭５１，６＝１０，所以由式（３）可得ｍ＝９，Ｅ－－－６，Ｆ。＝５，ｎ＝ｌ。２．２任意分数分频器的实现分频器的实现主要由两个模块实现．一个模块是可预置数的可控双模分频器．另一个模块是可预置的波形发生器．其原理框图如图６所示。图６通用有理小数分频器原理图中有３个可设参数Ｆ。ｎ。和ｍ。，分别对应于２．１节中的参数Ｅ，凡和ｍ。可预置数的可控双模分频器以及可预置的波形发生器的ＶＨＤＬ代码。２．２．１可预置数的可控双模分频器ｎ，信号选择对输入波形是采用Ｒ一１分频还是疋分频，当ｎ，＝７０７时，选择Ｅ一１分频；当ｎ，＝～１时，选择Ｅ分频。分频值Ｅ大小为疋．的二进制译码值，由外部设万　方数据定。本文中Ｅ．为４位大小，即分频值Ｅ范围为２～１５，可以很容易扩展到更大的分频范围．通过使用类属（ｇｅｎｅｒｉｃ）可以使代码更通用。２．２．２可预置的波形发生器波形发生器中ｍ。和聪，的大小分别决定输出波形的每个周期中低电平与高电平所持续的输入时钟周期的个数，比如ｍ，＝１，ｈｉ＝４表示输出波形每个周期中低电平持续１个输入时钟周期．高电平持续４个输入时钟周期。这里仍然以设计３．７５分频的分频器为例．由公式（３）很容易得到参数Ｅ．＝４，ｍ＝１，ｎ＝３，设定以上参数后仿真．得到仿真波形如图７所示。当／Ｚｌ为低电平时进行３分频，而ｎ，为高电平时进行４分频，输出波形中每５个高电平为一个大周期．共持续１５个输入时钟周期．因此每个输出波形持续时问平均为输入波形的３．７５倍。图７３．７５分频器仿真波形文中介绍了设计分数分频器的两种方法、使用参考文献（下转第１６１６页）３结束语ＶＨＤＬ语言实现了这两种分频器，并进行了仿真。第一种方法能够设计的分频值必须满足Ⅳ一１脚的形式．具有一定的局限性。如果前向通道中的整数分频器能够采用Ｄ触发器实现（当Ｎ为２的整数次幂时），那么输出波形高低电平的持续时间会趋向平均：如果反馈回路中的分频器能够采用Ｄ触发器来实现（当Ｍ为２的整数次幂时），那么输出波形分布相对均匀：第二种方法能够实现任意的分数分频，具有更强的适应性．但是与第一种方法相比．在某些分频值下输出信号的抖动要大。１林海波．基于ＣＰＬＤ／ＦＰＧＡ的半整数分频器设计．国外电子元器！！！！科学技术与工程――――――――――――――――――――――――――――――――――――――――――――――――――――――――――――――――――――――――一６卷：竺ＲｅｓｅａｒｃｈａｎｄＡｐｐｌｉｃａｔｉｏｎｏｆＩｎｔｅｒｎｅｔＮｅｗＣａｌｌＣｅｎｔｅｒＢａｓｅｄＳＩＰＭｅｃｈａｎｉｓｍＷＡＮＧＸｉａｎｇｙｕ，ＬＩＵＫｅ＋，ＹｅＨｕｉ（ＨｕｎａｎＳｃｉｅｎｃｅ―ＴｅｃｈｎａｏｌｏｇｙＰｒｏｆｅｒｓｓｉｏｎＳｃｈｏｏｌ，Ｃｈａｎｇｓｈａ４１０１１８）［Ａｂｓｔｒａｃｔ］Ｔｈｅｓｉｔｕａｔｉ。ｎ。ｆＳＩＰａｎｄｃａｌｌｃｅｎｔｅｒａｒｅｉｎｔｒｏｄｕｃｅｄ，ｂｅｃａｕｓｅｔｈｅｕｓｅｒｓｐａｙａｔｔｅｎｔｉ。ｎｔｏ“ｓｅｒｖｉｎｇ”ｍｏｒｅａｎｄｍｏｔｅ，ｔｈｒｏｕｇｈａｎａｌｙｓｉｓｉｎｔｅｒｎｅｔｃａｌｌｃｅｎｔｅｒｉｓｒｅｇａｒｄｅｄａｓｔｈｅｔｒｅｎｄｏｆｄｅｖｅｌｏｐｍｅｎｔ．ＴｈｅａｄｖａｎｔａｇｅｉｓａｎａｌｙｚｅｄｗｈｉｃｈｃｏｍｂｉｎｅＳＩＰｐｒｏｔｏｃｏｌｗｉｔｈＪａｖａＳｅｒｖｌｅｔ．ＡｎｄＳＩＰＳｅｒｖｌｅｔｍｏｄｅｌｉｓｓｔｒｕｃｔｕｒｅｄ．ｔｈｉｓｍｏｄｅｌｉｓａｐｐｌｉｅｄｔｏｉｎｔｅｒｎｅｔｃａｌｌｃｅｎｔｅｒ．Ａｔｌａｓｔｔｈｅ７ｉｍｐｌｅｍｅｎｔｓｍｅｔｈｏｄｏｆｉｎｔｅｒｎｅｔｃａｌｌｃｅｎｔｅｒｉｓｒｅｓｅａｒｃｈｅｄ．ａｎｄｏｎｔｈｅｂａｓｉｓｏｆｔｈｉｓ，ｉｎｔｅｒｎｅｔｃａｌｌｃｅｎｔｅｒｓｏｆｔｗａｒｅｉｓｄｅｓｉｇｎｅｄ．［Ｋｅｙｗｏｒｄｓ］ＳＩＰＳＩＰｓｅｒｖｌｅｔｓｉｎｔｅｒｎｅｔｃａｌｌｃｅｎｔｅｒＷｅｂｐｈｏｎｅＪｏ、，ｏｊｏｄＬⅨ―Ⅺ―Ｋ―矩―Ｋ―Ｋ―∞―Ⅺ―Ⅺ―Ⅺ―‰∞―Ⅺ―ｎ。。ＪｍＪｏｊｏｏｏｊｂｊｏｊｍＪｍ∞ｊｃＩⅨ―Ｋ―ｎ。ＬｏＬｊＬｏ。ＪｏＪｂ∞。ｏｏＬ∞（上接第１６１１页）件，２００４；（９）：６８―７０２００４；（５）：３０～３１２高培军．基于ＦＰＧＡ的多种形式分频的设计与实现．今日电子３边计年，ＮＶＨＤＬ设计电子线路，北京：清华大学出版社．２０００ＴｈｅＤｅｓｉｇｎｏｆＴｏｔａｌＤｉｇｉｔｉｚｅｄＦｒａｃｔｉｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｄｅｒＢａｓｅｄｏｎＶＨＤＬＹＩＮＨｕｉｂｉｎｇ，ＺＨＡＮＧＴａｏ（ＳｈａｎｇｈａｉＩｎｓｔｉｔｕｔｅｏｆＴｅｃｈｎｉｃａｌＰｈｙｓｉｃｓ，ＣｈｉｎｅｓｅＡｃａｄｅｍｙｏｆＳｃｉｅｎｃｅｓ，Ｓｈａｎｇｈａｉ２０００８３）［Ａｂｓｔｒａｃｔ］Ｔｗｏｍｅｔｈｏｄｓｏｆｄｅｓｉｇｎｉｎｇｔｏｔａｌｄｉｇｉｔｉｚｅｄｆｒｅｑｕｅｎｃｙｄｉｖｉｄｅｒａｒｅｉｎｔｒｏｄｕｃｅｄａｎｄｔｈｅｉｒｃｈａｒａｃｔｅｒｉｓｔｉｃｓａｒｅａｎａｌｙｚｅｄ．ＴｈｅｎｔｈｅｔｏｔａｌｄｉｇｉｔｉｚｅｄｆａｃｔｉｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｄｅｒｕｓｉｎｇＶＨＤＬｈａｒｄｗａｒｅｄｅｓｃｒｉｐｔｉｏｎｌａｎｇｕａｇｅｉｓｉｍｐｌｅｍｅｎｔｅｄａｎｄｔｈｅｍｅｔｈｏｄｏｆｄｅｓｉｇｎｉｎｇａｒｂｉｔｒａｒｙｆｒａｃｔｉｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｄｅｒｉｓｓｕｐｐｌｉｅｄ．［Ｋｅｙｗｏｒｄｓ］ＶＨＤＬＦＰＧＡ／ＣＰＬＤｆｒａｃｔｉｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｄｅｒ万　方数据包含各类专业文献、幼儿教育、小学教育、各类资格考试、专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课程名称 实验名称 实验目的: PLD 原理与应用 实验四 分频器的 VHDL ... 　(VHDL实验报告)模值12计数器、分频器的设计_电子/电路_工程科技_专业资料。...电子科技大学成都学院学院 标准实验报告 (实验)课程名称 数字电路 EDA 设计与... 　基于VHDL的半整数分频器... 4页 3下载券 VHDL非整数分频器设计实... 6页 ...在数字电路中,常需要对较高频率的时钟进行分频操作 在数字电路中,常需要对较高...用户登录 |
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如何理解二分频电路的梯形图呢？
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如何理解二分频电路的梯形图呢？
对扫描周期这一概念理解不是很透，导致这个梯形图程序看得不太懂，哪位前辈能够给一个比较好理解的方法呢？
问题补充：NW1:&&&&&&A&&&&&I&&&&&&0.0&&&&&&FP&&&&M&&&&&&0.0&&&&&&=&&&&&M&&&&&&0.1&&&&&//当I0.0有输入时，扫描会检测到，且更新M0.1的状态，因为M0.0是个上升沿检测位，所以只要I0..0有输入，M0.1都会置位一个扫描周期的时间，足以CPU被检测&到NW2：&&&&&&A&&&&&M&&&&&&0.1&&&&&&AN&&&&Q&&&&&&0.0&&&&&&O&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&//因为上面检测到M0.1状态是1所以在这里是1，Q0.0是0，所以Q0.0的常闭点也是1，因此能触发Q0.0置位&&&&&&&&AN&&&&M&&&&&&0.1&&&&&&A&&&&&Q&&&&&&0.0&&&&&&=&&&&&Q&&&&&0.0等下次扫描的时候，从第一段检测到M0,1的状态是0，所以下面M0.1是0，Q0.0是1，所以能触发Q0.0,(这里的Q0。0）之所以是1，是根据上一次Q0.0线圈被触发的结果！当再一次按I0.0的时候，还是按照这个样分析，就会复位Q0.0
产品版区：
悬赏分:5 | 解决时间： 20:53:14 | 提问者： -
问题ID：68541
不用看梯形图的话信号：上升沿--置位，下降沿--复位二分频：上升沿--置位，下次上升沿--复位&四分频：将二分频的输出在进行上升沿置位，下次上升沿--复位分频是单输入单输出的函数。级联的话可以得到2的整数次幂次分频。有其他分频数（比如5）的功能是大多是利用循环计数器来做。
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有动作时M0.1只能接通一个周期。当q0.0断开时按下i0.0，Q0.0接通，输出，下一个扫描周期M0.0是断开的，Q0.0是接通的，便形成了自锁。（输出会保持一个周期）
& 07:43:41
这个程序思路很好！二分频的程序是经常被用来考验学习PLC情况的经典问题。
& 17:16:39
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V​H​D​L​分​频​电​路
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有木有人帮忙看下2.5分频的代码啊 ，求解释 谢谢啦收藏
module divider_module(clkin,rst,clkout);
input clkin,
divider_fuct_module u1(clkin,rst,clkout);endmodule
module divider_fuct_module(clkin,rst,clkout);
input clkin,
reg [3:0] count1,count2;
reg clkA1,clkA2,clkB1,clkB2;
parameter N=5;
assign clk_re=~
assign clkout1=clkA1|clkA2;
assign clkout2=clkB1|clkB2;
assign clkout=clkout1^clkout2; always @(posedge clkin)
count1&=1'b0;
clkA1&=1'b0;
else if(count1&(N-1))
count1&=count1+1'b1;
if(count1&(N-1)/2)
clkA1&=1'b1;
clkA1&=1'b0;
count1&=1'b0;
end always @(posedge clkin)
clkB1&=clkA1;
always @(posedge clk_re)
count2&=1'b0;
clkA2&=1'b0;
else if(count2&(N-1))
count2&=count2+1'b1;
if(count2&(N-1)/2)
clkA2&=1'b1;
clkA2&=1'b0;
count2&=1'b0;
always @(posedge clk_re)
clkB2&=clkA2;
那有你这样的，求解释，你想要什么解释？总不能把整个程序给你讲一遍撒。。
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