用74ls74138译码器器和逻辑门电路设计连接存储器(3组2k*8,4位1k*8)

来源：蜘蛛抓取(WebSpider) 时间：2015-10-15 12:11 标签： 4 16译码器
用2K×8位的ROM芯片和1K×4位的RAM芯片组成一个8K×8位的存储器,其中RAM从0000H～_百度知道
用2K×8位的ROM芯片和1K×4位的RAM芯片组成一个8K×8位的存储器,其中RAM从0000H～
用2K×8位的ROM芯片和1K×4位的RAM芯片组成一个8K×8位的存储器，其中RAM从0000H～17FFH，ROM从1800H～IFFFH，设计该存储器并实现与CPU的连接
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ROM区：用两组4K×8位芯片，每组一片。RAM区：用三组4K×8位芯片，每组一片。
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第9章 实 验.ppt63页
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第9章 实 验
TTL门电路逻辑功能测试及三态输出门应用 1、4路（2-3-3-2）输入的与或非门74LS54
逻辑表达式： （1）三种状态：高电平、低电平和高阻态。 （2）控制端EN 使能端 ：
两种使能方式---低电平使能和高电平
使能端无效时---输出门处于高阻态，相当于电路与负载断开。
3、三态输出门实现多路信息的分时采集
四、实验内容及要求 1、熟悉综合实验箱的基本功能；
实验 二 中规模组合逻辑芯片的应用及组合逻辑设计 2、实验元器件 （1）74LS20 ―― 4输入2与非门 二进制译码器输出项――与非关系 （4）可以用多个与非门对同一个二进制译码器输出进行不同的组合实现多输出组合逻辑函数，如 4、数据选择器设计单个输出逻辑电路的基本原理
中规模时序逻辑芯片的应用及时序电路设计 三、实验的基本原理
4、74LS90：二－五－十进制异步计数器
5、74LS193：双时钟4位同步加/减可逆计数器
6、CD4040：十二位串行进位二进制计数器/分频器
四、实验内容及要求
4、AT28C16 --- E2PROM只读电擦除存储器 ※ CP+：加法计数时钟输入端，上升沿有效，在进行减法计数时应长期处于高电平； ※ CP-：减法计数时钟输入端，上升沿有效，在进行加法计数时应长期处于高电平。 ※ LD：异步预置控制端，低电平有效，LD
0时，QA、QB、QC、QD 分别为A、B、C、D的数据。 ※ QA、QB、QC、QD：计数器输出端，状态为，QD 为最高位，QA为最低位。 ※ RD：异步清零端，高电平有效，将输出端QA、QB、QC、QD清零。
※ BCO：借位输出端，用来作n位级联使用。低电平有效，即借位信号为负脉冲。 CCO：进位输出端，用来作n位级联使用。低电平有效，即进位信号为负脉冲。
※ A、B、C、D：数据输入端，预置
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