求用VHDL语言设计分频器制作，要求把50MHZ，分频得1KHZ,2KHZ,4KHZ，急求啊！！

来源：蜘蛛抓取(WebSpider) 时间：2016-01-11 03:02 标签： 音箱分频器
用VHDL设计一个100分频的分频器？大神求教，第一次用知道求问。钱只有这么多。求解…_百度知道
用VHDL设计一个100分频的分频器？大神求教，第一次用知道求问。钱只有这么多。求解…
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q&end behave.all.
port (clk:=100);=0 then
count& and clk'
if count&last_value ='begin
process(clk)
if (clk'entity div is
generic(n;
end if:integer .std_logic_;architecture behave of div isevent and clk='
if count&lt.std_logic_1'
end iflibrary ieee:integer range n-1 downto 0;:in std_;) then
count&1'='2 then
q&lt:=n-1;0'='=n&#47:out std_logic);=n-1
感谢好好先生。
谢谢采纳。
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太给力了，你的回答完美的解决了我的问题！
来自团队：
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vhdl分频器设计
请帮忙设计一个分频器，用VHDL语言写的。将100MHz的信号分成1hz与1khz!
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=cout+1;IF cout&lt.std_logic_ ARCHITECTURE bhv OF counter IS BEGIN KHZ;=500 THEN q1khz& THENcout:PROCESS(clock)VARIABLE1' THEN USE;ENTITY counter IS PORT (
clock.std_logic_1164;
ELSIF cout&lt.1000 THEN q1hz&lt:PROCESS(q1khz)VARIABLE cout:=0: BUFFER STD_LOGIC:=cout+1:INTEGER;=500 THEN q1hz&1';='1' END IF.all:=0: IN STD_LOGIC ;0'='1'
q1khz:=0; END PROCESS;
q1BEGIN IF clock'0'EVENT AND clock='IF cout&=&#39: OUT STD_LOGIC);END counter:INTEGER;END IF;
END IF;; HZ;;
ELSIF cout&1000 THEN q1khz&=' END PROCESS:=0;BEGINIF q1khz'EVENT AND q1khz='END bhvLIBRARY ieee
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输入信号10HZ的话 你要分频咯 这个频率无所谓的 主要看你分频的精度 毕业设计这个层次的东西要求不会很高的 那就选25MHz的吧 最好用有源晶振 无源也问题不大 呵呵 我给你个万能分频代码吧 你的分数也太低了吧 0分 VHDL的任意整数且占空比为50%分频代码 说明如下： 1.其中top file 为 division，其中的clk_com是比较的频率，用它来和分频后波形进行比较，便...
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> 信息中心 >
VHDL语言写分频器
来源：互联网 发表时间： 12:01:13 责任编辑：李志喜字体：
为了帮助网友解决“VHDL语言写分频器”相关的问题，中国学网通过互联网对“VHDL语言写分频器”相关的解决方案进行了整理,用户详细问题包括:要求讲一个5mhz 变为5hz，具体解决方案如下：解决方案1：
1'entity div is generic(n;=&#39:=n-1; end if.std_logic_unsigned.std_logic_1164;=0 then count& end process.2 then q&=count-1;use ieee.all:=1000000); else q&lt: if count&begin process(clk) begin if rising_edge(clk) then count&=' port ( if count&lt:in std_use ieee:out std_logic);0';architecture behave of div is signal count :integer range n-1 downto 0;=n/=n-1;
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京ICP备号-1 京公网安备02号请帮忙设计一个分频器，用VHDL语言写的。将12MHz的信号分成1hz与10khz!_百度知道
请帮忙设计一个分频器，用VHDL语言写的。将12MHz的信号分成1hz与10khz!
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INTEGER;0'=' USEEVENT AND clock='
END IF:=cout+1.all:=0;;=600 THEN q10khz&
ELSE0&#39.std_logic_1164;IF cout&IF cout&BEGINIF q10khz&#39: BUFFER STD_LOGIC:=0; HZ:=cout+1;
ELSIF cout&1'1' THENcout: IN STD_LOGIC ;BEGIN IF clock'1'=5000 THEN q1hz&
q10ENDEVENT AND q10khz='
END IF.END IF: OUT STD_LOGIC);10000 THEN q1hz&ENTITY div IS PORT ( END IF;='; END PROCESS.std_logic_unsigned:=0;;1200 THEN q10khz&='
q1hz:=0:INTEGER; ARCHITECTURE bhv OF div IS BEGIN KHZ;
ELSIF cout&lt:PROCESS(clock)VARIABLE1'='
ELSE; END PROCESS:PROCESS(q10khz)VARIABLE THENEND bhvLIBRARY ieee
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太感谢了！
参考资料：
网上有一篇类似的。改后已经过验证了！
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分频呗，先50分频，从0~24时clkdiv=1，25~49时clkdiv=0；之后再10^6分频
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