cyclone v soc 开发板支持哪些 ddr

来源：蜘蛛抓取(WebSpider) 时间：2016-09-15 01:33 标签： cyclone v soc 开发板
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& Cyclone V
现在提供低成本 FPGA 套件
Cyclone V&型号
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Cyclone V GT 器件支持 6.144 Gbps CPRI 协议
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请提供反馈意见Cyclone II实现DDR SDRAM接口的方法
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Cyclone II实现DDR SDRAM接口的方法
在不增加电路板复杂度的情况下要想增强系统性能，改善数据位宽是一个有效的手段。通常来说，可以把系统频率扩大一倍或者把数据I/O管脚增加一倍来双倍的数据位宽。这两种都是我们不希望用到的，因为它们会增加整个设计系统的复杂度。在总的数据I/O管脚不变的情况下，使用双数据率（）I/O管脚来传输和接收数据也能够双倍数据位宽的要求。器件使用时钟的两个沿来传输数据，在时钟频率和数据I/O管脚不变的前提下，比单沿数据传输（SDR）器件快了一倍。数据传输广泛应用于有快速数据传输需求的场合，如网络、通信、存储和图像处理等领域。 本文引用地址：
器件支持如SDR ，DDR ，DDR2 以及QDR RAM等外部存储器。下面将着重讨论 器件如何DDR SDRAM控制的。
II器件有专用的与DDR SDRAM的data（DQ），data strobe（DQS）,clock管脚。一般是8个DQ信号对应与1个DQS信号，DQS信号和DQ信号从DDR SDRAM输出时是沿对齐的。进入FPGA后要想实现中心对齐，即DQS的变化沿与DQ的中心对齐，那么必须在FPGA内部对DQS做延时处理，如Figure 9-1所示。 DDR输入接口实现如Figure 9-11所示。这也是一个涉及到异步时钟域数据通信的问题，且看它是如何进行同步的。resynch_clk是FPGA内部使用的时钟，DQS相对与和DQ同步的时钟。这两个时钟其实是同频不同相，相位偏移肯定是要满足FPGA的采样时钟和数据信号中心对齐，这涉及到DDR SDRAM的输出时钟信号的相位调整。 输入信号DQS经过反向延时后与DQ信号中心对齐，然后分别使用方向延时后的DQS信号的下降沿和上升沿锁存DQ信号前后输入的数据Q0和Q1，同时在上升沿时会对前一级采样的Q0信号再进行一次锁存，从而使Q0和Q1信号在被FPGA同步时钟采样前达到同频同相。FPGA内部时钟通过对经过处理后的Q0和Q1信号采样达到了双沿数据输入的采样。详细波形如Figure 9-12所示。 DDR输出接口实现如Figure 9-14所示。经过90度相移的DDR SDRAM时钟先对FPGA内部时钟域的待输出信号进行一次锁存，然后由相移时钟的高低电平选择作为当前输出给DDR SDRAM的数据信号。 详细波形如Figure 9-15所示。
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Cyclone II实现DDR SDRAM接口的方法
双向的只是将前面讨论的输入和输出方式进行综合。不论是DQ还是DQS信号，在作为FPGA的输入管脚时，内部给这个管脚的赋值为高阻态，从而确保读取的输入信号有效。本文引用地址：
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微信公众号一使用Cyclone IV控制DDR2 - 告别年代 - 博客园
根据你的DDR2手册配置好megacore，megacore会生成一个example top；
在quartus中运行megacore生成的xxx_pin_assignments.tcl，指定DDR2 Pin的IO Standard；
在Pin Planner中将DDR2引脚指定到side，或指定到bank，或指定好DQS Pin，还可以顺便指定好CK/CK# Pin；
DDR2的DQ必须连接到FPGA的DQ，DDR2的DQS必须连接到FPGA的DQS，DDR2的DM可以连接到FPGA的DQ或DM；
将FPGA的RUP和RDN设置为保留引脚（在Pin Planner里的芯片引脚上右键菜单中可设置）避免quartus自动分配给DDR2控制器用，PCB上接50ohm电阻pullup到1.8V和pulldown到GND；
CK/CK#不能和用到的DQ/DQS在同一Pin group，pin group信息可以在Pin Planner中的芯片图四周查看；
确认编译message中没有critical warning；
layout时不要使用quartus没有自动分配上的Pin，因为除了一般性的DQ/DQS等规则外还有其他一些我们不知道的规则；
同一DQS组内的各DQ可以任意交换；各DQS组可以整体交换；CTL Pin可以任意交换；
一般Top/Bottom side要比Left/Right side能达到更高的时钟速率；
如果你的local side用的是Avalon-MM，记得write侧要支持burst，read侧要支持burst+pipeline；
实测连续地址读或写效率能达到85%以上；
再次强调，编译message不能有critical warning。

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