求个verilog编写状态机的八选一数据选择器程序

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8选1数据选择器
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8选1数据选择器
官方公共微信verilog语言编写八选一数据选择器_中华文本库
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Verilog——八选一选择器 八选一选择器
一、 实验目的
编写一个八选一的选择器，并在verilog软件上进行仿真。
1、 源代码
（1）用数据流描述的八选一多路选择器模块，采用了逻辑方程
module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);
input i0,i1,i2,i3,i4,i5,i6,i7;
input s2,s1,s0;
assign out=
s2?(s1?(s0?i7:i6):(s0?i5:i4)):(s1?(s0?i3:i2):(s0?i1:i0));
（2）用数据流描述的八选一多路选择器模块，采用了条件操作语句
module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);
input i0,i1,i2,i3,i4,i5,i6,i7;
input s2,s1,s0;
assign out=(~s2&~s1&~s0&i0)|
(~s2&~s1&s0&i1)|
(~s2&s1&~s0&i2)|
(~s2&s1&s0&i3)|
(s2&~s1&~s0&i4)|
(s2&~s1&s0&i5)|
(s2&s1&~s0&i6)|
(s2&s1&s0&i7);
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