学verilog语言，用哪本书好？_wp7吧_百度贴吧
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计算机专业竟然第一次听这个。。
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学过vhdl的路过..
楼主研究生？本科一般都学VHDL的吧
太高端了，看不懂。。。
就图书馆随便借本基础点的教程就行，主要是自己多练。要是有板子的话多玩玩，看看别人写的程序，把那些简单的程序都学会了就算入门了吧，关键是要和C语言能区分开来，verilog是硬件语言，要有那种写硬件模块而不是写程序的思想。。。我也是刚入门，个人建议，LZ参考。。。
FPGA的语言
我这个学期也开始学。。。好像书都是自己学校里的教授编的，连封面都没有的那种
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夏宇闻的verilog数字系统设计教程
这是啥。。。？有啥用啊？
楼主用哪个公司的开发平台 xlinx altrea？
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为兴趣而生，贴吧更懂你。或VerilogHDL硬件描述语言复习；一、；1.VerilogHDL是在哪一年首次被IEEE；答：VerilogHDL是在1995年首次被IE；2.VerilogHDL支持哪三种基本描述方式？；答：VerilogHDL可采用三种不同方式或混合；构建模；数据流方式―使用连续赋值语句方式建模；结；3.VerilogHDL是由哪个公司最先开发的？；答：Verilo
VerilogHDL硬件描述语言复习
1. Verilog HDL 是在哪一年首次被I E E E标准化的？
答：Verilog HDL是在1995年首次被IEEE标准化的。
2. Verilog HDL支持哪三种基本描述方式？
答：Verilog HDL可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式―使用过程化结
构建模；数据流方式―使用连续赋值语句方式建模；结构化方式―使用门和模块实例语句描述建模
3. Verilog HDL 是由哪个公司最先开发的？
答：Verilog HDL是由Gateway Design Automation公司最先开发的
4. Verilog HDL中的两类主要数据类型什么？
答：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，
抽象的数据存储元件。
5. U D P代表什么？
答：UDP代表用户定义原语
6. 写出两个开关级基本门的名称。
答：pmos nmos
7. 写出两个基本逻辑门的名称。
8. 在数据流描述方式中使用什么语句描述一个设计？
答：设计的数据流行为使用连续赋值语句进行描述
9. 采用结构描述方式描述1位全加器。
module full_add(a,b,cin,s,co);
input a,b,
wire S1,T1,T2,T3;
X1(S1,a,b),
X2(s,S1,cin);
A1(T3,a,b),
A2(T2,b,cin),
A3(T1,a,cin);
O1(co,T1,T2,T3);
i n i t i a l语句与always 语句的关键区别是什么？
答： 1) initial语句：此语句只执行一次。
2) always语句：此语句总是循环执行, 或者说此语句重复执行。
采用数据流方式描述2 - 4译码器。
'timescale 1ns/ns
module Decoder2×4(A,B,EN,Z);
input A,B,EN;
output [0:3]Z;
而寄存器类型表示
wire abar,B
assign #1 Abar=~A;
assign #1 Bbar=~B;
assign #2 Z[0]=~(Abar&Bbar&EN);
assign #2 Z[1]=~(Abar&B&EN);
assign #2 Z[2]=~(A&Bbar&EN);
assign #2 Z[3]=~(A&B&EN);
1 2. 找出下面连续赋值语句的错误。
assign Reset=#2
Sel^WriteB
答：不符合连续赋值语句的语法，应该为:assign #2 Reset = ^ WriteB
1. 下列标识符哪些合法，哪些非法？
C O u n T, 1_2 M a n y, \**1, R e a l?, \wait,
答：COunT合法，1_2 Many非法，\**1，Real?非法，\wait合法，Initial合法
2. 在Verilog HDL中是否有布尔类型？
3. 如果线网类型变量说明后未赋值，其缺省值为多少？
4. Verilog HDL 允许没有显式说明的线网类型。如果是这样，怎样决定线网类型？
答：在Verilog HDL 中，有可能不必声明某种线网类型。在这样的情况下，缺省线网类型为1位 线网。
5. 下面的说明错在哪里？
i n t e g e r [0:3] R
答：应该是integer Ripple [0:3]
6. Verilog HDL有哪几大类数据类型？
答：verilog hdl 有两大类数据类型:线网类型和寄存器类型。
7.Verilog HDL有哪几种寄存器类型？
答：有五种不同的寄存器类型：reg、integer、time、real、realtime。
1. 假定长度为6 4个字的存储器, 每个字8位，编写Verilog 代码，按逆序交换存储器的内容。即 将第0个字与第6 3个字交换，第1个字与第6 2个字交换，依此类推。
reg [7:0] mem [63:0];
integer i = 0;
while(i & 32)
temp = mem[i];
mem[i] = mem[63 - i];
mem[63 - i] =
i = i + 1;
2. 假定3 2位总线A d d re s s _ B u s, 编写一个表达式，计算从第11位到第2 0位的归约与非。
答：~& addressBus[20:11]
3. 假定一条总线C o n t ro l _ B u s [ 1 5 : 0 ]，编写赋值语句将总线分为两条总线： A b u s [ 0 : 9 ]和B b u s[ 6 : 1 ]。
答：Abus = ControlBus[9:0];
Bbus = ControlBus[15:10];
4. 编写一个表达式，执行算术移位，将Qparity 中包含的8位有符号数算术移位。
答：{Qparity[7-i:0], Qparity[7:8-i]}//左移，i表示移的位数
{Qparity[i-1:0], Qparity[7: i]}//右移，i表示移的位数
5. 使用条件操作符, 编写赋值语句选择N e x t S t a t e的值。如果C u rre n t S t a t e的值为R E S E T, 那么N e x t S t a t e的值为G O；如果C u rre n t S t a t e的值为G O，则N e x t S t a t e 的值为B U S Y；如果C u rre n t S t a t e的值为B U S Y；则N e x t S t a t e的值为R E S E T。
答：NextState = (CurrentState == RESET) ? Go : (CurrentState == Go ? BUSY : RESET)
如何从标量变量A，B，C和D中产生总线B u s Q[0:3]? 如何从两条总线B u s A [ 0 : 3 ]和B u s Y
[ 2 0 : 1 5 ]形成新的总线B u s R [ 1 0 : 1 ] ?
答：BusQ[3:0] = {D, C, B, A}
BusR[10:1] = {BusY[20:15], BusA[3:0]}
1、Verilig HDL提供的内置基本门分为哪几类？
1) 多输入门、2) 多输出门、3) 三态门
2、多输入门与多输出门的区别在哪里？
答：多输入门：and nand nor or xor xnor
这些逻辑门只有单个输出， 1个或多个输入 第一个端口是输出，其它端口是输入。
多输出门有:buf， not 这些门都只有单个输入，一个或多个输出 最后的端口是输入端口，其余的所有端口为输出端口。
3、Verilog HDL内置的mos开关门有哪些？
答：cmos, nmos, pmos, rcmos, rnmos, rpmos
4、门时延值的组成有哪几个值？
答： 1) 上升时延
2) 下降时延
3) 关断时延
5. Verilig HDL提供的内置基本门分为哪几类？
答： 1) 多输入门 2) 多输出门
3) 三态门 4) 上拉、下拉电阻 5) MOS开关 6) 双向开关
6.假定一条总线Control_Bus[7:0]，编写赋值语句将总线分为两条总线：Abus [0:2]和Bbus[ 4 : 1 ]。
答：Abus=ControlBus[2:0];
Bbus=ControlBus[15:12];
7. 编写一个表达式，执行算术移位，将Qparity 中包含的8位有符号数算术左移3位。
答：{Qparity[4:0], Qparity[7:5]}
8.要求采用数据流方式设计一个半加器，写出完整的Verilig HDL设计模块。
module half_add(Sum, Cout,A, B);
input A, B;
output Sum, C
assign Sum=A^B;
assign Cout=A&B;
1、操作符有个操作数。
2、关键字全是或 。
3、数字A=5’b011?的？表示。设B=5’b101x1,C=5’b01x11,则操作运算F=B+C的结果F= 。
4、VerilogHDL中保存字符串“Hello”需要
5、声明reg [7:0]data[4:0]表示个位的存储单元。
6、module test(q,clk,crt);
always @(posedge clk)
if(crt==1)
7、数据流建模的主要语法结构是 ，采用
关键字开始。
8、线网赋值延迟可以通过延迟和网声明
延迟三种方法来实现。
9、模型引用时，要指定实例名，但和 原语例外。
10、语句assign #(2:3:4,5:6:7)port(out,clk,in)中的典型关断延迟是，最大关断延时是
11、VerilogHDL语言可以从四个不同的抽象层次描述电路，这四层是、
寄存器传送级
12、结构化建模的主要语句是和。
1．门级建模的类型有：
（A）or和AND
（B）OR和and
（C）and和or
（D）A、B、C都正确
2．VerilogHDL使用的是逻辑是：
（A）二值逻辑
（B）四值逻辑
（C）三值逻辑
（D）八种强度
3．不属于寄存器类型的是：
（A）integer
4．VerilogHDL语言中，标识符的作用范围是：
（A）本模块
（B）外部模块
（C）所有模块
（D）全局模块
5．具有多个输出端口的门是：
1、语句内部时延与语句前时延效果是否一样？
答：不一样
2、当时延表达式为负数时，时延值是如何处理得到？
答：取绝对值
3、VeriligHDL有几种循环语句？分别采用关键字是什么？
答：总共有四种循环语句，分别采用forever、repeat、while、for。
1．VerilogHDL语言和C语言的结构化语句有何不同？
答:1.Verilog HDL是在C语言的基础上发展起来的，保留了C语言的结构特点。2.C语言由函数组成，Verilog由模块(module)组成3.C语言通过函数名及其端口变量实现调用，Verilog也通过模块名和端口变量实现调用4.C语言有主函数main()，Verilog的个module均等价，但必有一个顶层模块，包含芯片系统与外界的所有I/O信号5.C语言是顺序执行，而Verilog的所有module均并发执行6.C语言与Verilog语法相似。
2、VerilogHDL语言的操作符类型有哪些？其数据流建模采用什么来描述设计吗？
答：算术、逻辑、关系、等价、按位、缩减、移位、拼接、条件
数据流建模采用算术与逻辑来描述设计
3、VerilogHDL语言的优点是什么？
答： Verilog HDL语言的优势:由于它在其门级描述的底层,也就是晶体管开关的描述方面比VHDL等各种其它的HDL语言有更强的功能。所以在复杂数字逻辑电路和系统的设计仿真时更有优势；描述的设计思想、电路结构和逻辑关系清晰明了,并且设计语言简练、易学易用；其模块化分层结构在大规模设计时更能体现出优势。因此可以看出，Verilog HDL语言在EDA设计中相对与其他的各种硬件描述语言更有优势。
4、下列例子中，b,c,d的最终值分别是什么？
b=1’b1;c=1’b0;
#10 b=1’b0;
d=#25{b|c};
答:b=1'b0、c=1'b0、d=1'b0
5．一位全减器模块wsub具有三个一位输入：x,y和z(前面的借位),两个一位的输出D（差）和B（借位）。计算D和B的逻辑等式如下所示：
D?x.y.z?x.y.z?x.y.z?x.y.z
B?x.y?x.z?y.z 写出VerilogHDL数据流描述的该全减器wsub。
答： module wsub（D,B,x,y,x）
input x,y,z；
output D,B；
assign D=~x*~y*~z+~x*y*~z+x*~y*~Z+x*y*z；
assign B=~x*y+~x*z+y*z；
包含各类专业文献、文学作品欣赏、生活休闲娱乐、行业资料、高等教育、专业论文、VerilogHDL复习题与答案25等内容。　
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数据流级 行为级
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Verilog HDL与C语言的区别与联系详解
数字电路设计工程师一般都学习过编程语言、数字逻辑基础、各种EDA软件工具的使用。就编程语言而言，国内外大多数学校都以为标准，只有少部分学校使用Pascal
和Fortran。本文引用地址：算法的描述和验证常用来做。例如要设计Reed-Solomen编码/解码器，可以分为下面几个步骤。先深入了解Reed-Solomen编码/解码的算法。编写的程序来验证算法的正确性。运行描述编码器的C语言程序，把在数据文件中的多组待编码的数据转换为相应的编码后数据，并存入文件。编写一个加干扰用的C语言程序，用于模拟信道。它能产生随机误码位(并把误码位个数控制在纠错能力范围内)，将其加入编码后的数据文件中。运行该加干扰程序，产生带误码位的编码后的数据文件。编写一个解码器的C语言程序，运行该程序把带误码位的编码文件解码为另一个数据文件。比较原始数据文件和生成的文件，便可知道编码和解码的程序是否正确(能否自动纠正纠错能力范围内的错码位)，用这种方法我们就可以来验证算法的正确性。但这样的数据处理其运行速度只与程序的大小和计算机的运行速度有关，也不能独立于计算机而存在。如果要设计一个专门的电路来进行这种对速度有要求的实时数据处理，除了以上介绍的C程序外，还需编写硬件描述语言(如 或
V)的程序。然后进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能与前端和后端的设备或器件正确无误地交换数据。用硬件描述语言()的程序设计硬件的好处在于易于理解、易于维护，调试电路速度快，有许多的易于掌握的仿真、综合和布局布线工具，还可以用C语言配合HDL来做逻辑设计的前后仿真，验证功能是否正确。在算法硬件电路的研制过程中，计算电路的结构和芯片的工艺对运行速度有很大的影响。所以在电路结构确定之前，必须经过多次仿真。C语言的功能仿真。C语言的并行结构仿真。 HDL的行为仿真。 HDL RTL级仿真。综合后门级结构仿真。布局布线后仿真。电路实现验证。下面介绍用C语言配合Verilog HDL来设计算法的硬件电路块时考虑的三个主要问题：1.为什么选择C语言与Verilog 配合使用首先，C语言很灵活，查错功能强，还可以通过PLI(编程语言接口)编写自己的系统任务直接与硬件仿真器(如Verilog-XL)结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog
HDL更完整。此外，C语言可应用于许多领域，有可靠的编译环境，语法完备，缺陷较少。比较起来，Verilog
语言只是针对硬件描述的，在别处使用(如用于算法表达等)并不方便。而且Verilog的仿真、综合、查错工具等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以，只有在C语言的配合使用下，Verilog才能更好地发挥作用。面对上述问题，最好的方法是C语言与Verilog语言相辅相成，互相配合使用。这就是既要利用C语言的完整性，又要结合Verilog对硬件描述的精确性，来更快、更好地设计出符合性能要求的硬件电路系统。利用C语言完善的查错和编译环境，设计者可以先设计出一个功能正确的设计单元，以此作为设计比较的标准。然后，把C程序一段一段地改写成用并型结构(类似于Verilog)描述的C程序，此时还是在C的环境里，使用的依然是C语言。如果运行结果都正确，就将C语言关键字用Verilog相应的关键字替换，进入Verilog的环境。将测试输入同时加到C与Verilog两个单元，将其输出做比较。这样很容易发现问题的所在，更正后再做测试，直至正确无误。2.C语言与Verilog语言互相转换中存在的问题混合语言设计流程往往会在两种语言的转换中会遇到许多难题，如下所示。怎样把C程序转换成类似Verilog结构的C程序。如何增加并行度，以保证用硬件实现时运行速度达到设计要求。怎样不使用C中较抽象的语法(例如迭代、指针、不确定次数的循环等)。也能来表示算法(因为转换的目的是用可综合的Verilog语句来代替C程序中的语句，而可用于综合的Verilog语法是相当有限的，往往找不到相应的关键字来替换)。C程序是按行依次执行的，属于顺序结构。而Verilog描述的硬件是可以在同一时间同时运行的，属于并行结构。这两者之间有很大的冲突。另外，Verilog的仿真软件也是顺序执行的，在时间关系上同实际的硬件是有差异的，可能会出现一些无法发现的问题。C语言的函数调用与Verilog中模块的调用也有区别。C程序调用函数是没有延时特性的，一个函数是惟一确定的，对同一个函数的不同调用是一样的。而Verilog中对模块的不同调用是不同的，即使调用的是同一个模块，必须用不同的名字来指定。Verilog的语法规则很死，限制很多，能用的判断语句有限，仿真速度较慢，查错功能差，错误信息不完整。仿真软件通常也很昂贵，而且不一定可靠。C语言的花样则很多，转换过程中会遇到一些困难。C语言没有时间关系，转换后的Verilog程序必须要能做到没有任何外加的人工延时信号，否则将无法使用综合工具把Verilog源代码转化为门级逻辑。
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