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基于FPGA的快速加法器的设计与实现
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基于组间进位预测的快速进位加法器
为加快密码系统中大数加法的运算速度,提出并实现一种基于组间进位预测的快速进位加法器.将参与加法运算的大数进行分组,每个分组采用改进的超前进位技术以减少组内进位延时,组间通过进位预测完成不同进位状态下的加法运算,通过每个组产生的进位状态判断最终结果.性能分析表明,该进位加法器实现1024位大数加法运算的速度较快.
DING Yi-dong
LIU Chang-ming
FANG Xiang-yan
作者单位:
海军计算技术研究所,北京,100841
中国船舶重工集团公司第709研究所,武汉,430074
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