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使能时钟的问题
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“话说分频时钟不好,可以用使能时钟”
然后发现特权书上刚好有说这个的,但我理解不了,求大神指点
上面有个小笔误,cnt是不可能到5的,这个先不管
这段代码理想的波形如下
这是如何能在clk的上升沿检测到en的呢
满意回复+20
不奇怪,这是理论情况,在理论情况下分析,即 cnt为0的那个时钟沿采到en 为1,原因是:时钟采的是前沿
在实际工作时,clk,cnt,en都会现不同的线延时情况,软 ...
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cnt=0的时候检测到en
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这个不是很奇怪吗?几乎没有hold time
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不奇怪,这是理论情况,在理论情况下分析,即 cnt为0的那个时钟沿采到en 为1,原因是:时钟采的是前沿
在实际工作时,clk,cnt,en都会现不同的线延时情况,软件会帮你自动分析建立时钟保持时间的要求。
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Backkom80 发表于
不奇怪,这是理论情况,在理论情况下分析,即 cnt为0的那个时钟沿采到en 为1,原因是:时钟采的是前沿
& && && && && && && &2014, 追逐梦想
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建立保持的问题
en=(cnt == 3'd4), 改成0, 1, 2, 3都可以. 效果一样的.
en信号在clk上升沿之后有一段保持时间.
寄存器采集输入的时间可以认为是clk上升沿之前.
这样就不会出现采集不到en=1了.
当然这样分析有点粗略. 不同寄存器的时钟也不是严格同步的, 有抖动.
这都是由综合工具自动保证的, 开发者不用管.
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我写了一个时钟,作为uart的clk(波特率*16)
采用直接分频的办法比采用实用时钟跑的波特率还高些
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qin 发表于
& && && && && && && &2014, 追逐梦想
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信号和时钟都是差分的,都先要进个IBUFDS,延迟太大了时钟只有错开一个周期采下一个数据,请问这该如何用约束表达?
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例化Xilinx的IDDR去采,自己直接写的用寄存器采的,放不到IOB里面,就会出现数据时钟delay太大。 至于你说的错开一个时钟周期采下一个数据,,,,没有听说过有这种约束。。。
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一般差分信号都先进iddr做下buffer,尤其是AD信号。
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& & 没有这种约束,如果真的要调节,clk过iodelay去调相,或者上mmcm。如果数据上iddr,还有这个问题,那只能说明这个片子本身就太低端。
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