Libero中有除法器模块么？==
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Libero中有除法器模块么？
用户名：huzixian
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Libero中有除法器模块么？
在smartdesign我想调用个无符号的20位除法器，不知道在libero中的IP核&SmartGen核中是否有除法器的模块。有的话，除法器模块的文件名是什么
用户名：huzixian
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或者那位高手写过除法器的程序啊。能不能发一个给我啊？就是最简单的那种除法器，也没有浮点运算，也没有精度要求。
用户名：6019赵文
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没有除法器模块
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我有，给你贴出来吧。// divider.vmodule divider12(clock,reset,word1,word2,Start,quotient,remainder,Ready,Error);parameter L_divn = 12;parameter L_divr = 6;parameter S_idle = 0,S_Adivr = 1,S_Adivn = 2,S_div = 3,S_Err = 4;parameter L_state = 3,L_cnt = 5,Max_cnt = L_divn-L_parameter s1 = 1;input[L_divn-1:0] word1;input[L_divr-1:0] word2;input clock,reset,Soutput[L_divn-1:0]output[L_divn-1:0]output Ready,Ereg output_state,next_output_reg[L_state-1:0] state,next_reg Load_words,Subtract,Shift_dividend,Shift_reg[L_divn-1:0] quotient,quotient_reg,remainder_reg[L_divn:0]reg[L_divr-1:0]reg[L_cnt-1:0] num_shift_dividend,num_shift_reg[L_divr:0]wire MSB_divr = divisor[L_divr-1];wire Ready = ((state==S_idle)&&!reset);wire Error = (state==S_Err);wire Max = (num_shift_dividend==Max_cnt+num_shift_divisor);wire sign_bit = comparison[L_divr];always@(state or dividend or divisor or MSB_divr)begin& && &case(state)& && && &&&S_Adivr:if(MSB_divr == 0)& && && && && && && &comparison = dividend[L_divn_divn-L_divr]+{1'b1,~(divisor&&1)}+1'b1;& && && && && && && &else& && && && && && && &comparison = dividend[L_divn_divn-L_divr]+{1'b1,~(divisor[L_divr-1:0])}+1'b1;& && && && &default: comparison = dividend[L_divn_divn-L_divr]+{1'b1,~(divisor[L_divr-1:0])}+1'b1;& && &endcaseendassign remainder_reg = (dividend[L_divn-1_divn-L_divr])-num_shift_always@(posedge clock)begin& && &&&if(reset)begin& && &&&& && && && &&&state &= S_& && && && &&&output_state &= s1;& && &&&end& && &&&else begin& && && && &&&state &= next_& && && && &&&output_state &= next_output_& && &&&endendalways@(state or word1 or word2 or comparison or sign_bit or Max)begin& && && & Load_words = 0;& && && & Shift_dividend = 0;& && && & Shift_divisor = 0;& && && & Subtract = 0;& && &&&case(state)& && && && & S_idle:case(Start)& && && && && && &&&0:next_state = S_& && && && && && &&&1:if(word2 == 0)& && && && && && && && & next_state = S_E& && && && && && && &&&else if(word1)& && && && && && && &&&begin& && && && && && && && & next_state = S_A& && && && && && && && & Load_words = 1;& && && && && && && &&&end& && && && && && && &&&else& && && && && && && && & next_state = S_& && && && && && && & endcase& && && && & S_Adivr:case(MSB_divr)& && && && && && && &0:if(sign_bit == 0)& && && && && && && &begin& && && && && && && && &next_state = S_A& && && && && && && && &Shift_divisor = 1;& && && && && && && &end& && && && && && && && &else if(sign_bit == 1)& && && && && && && &begin& && && && && && && && &next_state = S_A& && && && && && && && && && && && && && &end& && && && && && && &1:next_state = S_& && && && && && && &endcase& && && && & S_Adivn:case({Max,sign_bit})& && && && && && && &2'b00:next_state = S_& && && && && && && &2'b01:& && && && && && && &begin& && && && && && && && && &next_state = S_A& && && && && && && && && &Shift_dividend = 1;& && && && && && && &end& && && && && && && &2'b10:& && && && && && && &begin& && && && && && && && && &next_state = S_& && && && && && && && && &Subtract = 1;& && && && && && && &end& && && && && && && &2'b11:& && && && && && && && && & next_state = S_& && && && && && & endcase& && && && & & && && && &&&S_div:case({Max,sign_bit})& && && && && && && &2'b00:begin& && && && && && && &next_state = S_& && && && && && && &Subtract = 1;& && && && && && && &end& && && && && && && &2'b01:& && && && && && && &next_state = S_A& && && && && && && &2'b10:begin& & & && && && && && && && && &next_state = S_& && && && && && && && && &Subtract = 1;& && && && && && && &end& && && && && && && &2'b11:begin& && && && && && && && && & next_state = S_& && && && && && && && && & Shift_dividend = 1;& && && && && && && &end& && && && && && && &endcase& && && && && &default:next_state = S_E& && && && && &endcaseendalways@(posedge clock)begin& && && & if(reset)& && &&&begin & && && & divisor &=0;& && && & dividend &=0;& && && & quotient_reg &=0;& && && & num_shift_dividend &=0;& && && & num_shift_divisor &=0;& && &&&end& && &&&else if(Load_words == 1)begin& && && & dividend &= word1;& && && & divisor &= word2;& && && & quotient_reg &=0;& && && & num_shift_dividend &= 0;& && && & num_shift_divisor &= 0;& && &&&end & && && & else if(Shift_divisor)& && &&&begin& && && & divisor &= divisor&&1;& && && & num_shift_divisor &= num_shift_divisor+1;& && &&&end& && && &&&else if(Shift_dividend)& && &&&begin& && && &&÷nd &= dividend&&1;& && && &&"ient_reg &= quotient&&1;& && && &&&num_shift_dividend &= num_shift_dividend+1;& && &&&end& && && &&&else if(Subtract)& && &&&begin& && && && ÷nd[L_divn_divn-L_divr] &=& && && && "ient_reg[0] &= 1;& && &&&endendalways@(Ready or output_state)begin& && &&&case(output_state)& && &&&s1:case(Ready)& && && &&&0:next_output_state = s1;& && && &&&1:begin& && && &&"ient = quotient_& && && &&&remainder = remainder_& && && &&&end& && && &&&endcase& && &&&default:next_output_state = s1;& && &&&endcaseend& &endmodule
用户名：LPC300
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被除数12位 除数6位，20位的话自己修改下前面的参数就行，不过位数越高速度越慢
用户名：huzixian
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能有啦！谢谢啊不过有些管脚的控制信号没弄清楚。start管脚是用来控制什么的？是那种电平控制或者是哪种边沿控制
用户名：huzixian
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这程序运行不了，检查出有3 ERROR(S), 0 WARNING(S).ERROR:&&The command 'check_hdl' failed.ERROR:&&Failure when executing Tcl script. [ Line 1 ]ERROR:&&The Execute Script command failed.楼上的高手你能运行的了么？这程序我看得太复杂了，不知道你能帮小弟改一改不？
用户名：LPC300
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不好意思贴错了，把上面程序的remainder_reg定义成wire型，把remainder定义成reg型就没错了，这程序也是我上网找的，仿真了下可以用，就没想着改
热门型号：摘要；摘要：根据等精度测量的原则，提出一种基于FPGA；基于周立功公司生产的EasyFPGA030开发板；利用AT89C51单片机与共阳极LED数码管对测；经过仿真下载验证,能够实现等精度测频功能，频率测；关键词：等精度；频率测量；FPGA；Verilo；Abstract；Abstract:Accordingtothep；BasedontheZhouLiGo
摘要：根据等精度测量的原则，提出一种基于FPGA的等进度数字频率计设计方案。介绍了等精度的多周期同步测频原理,并对其测量精度和特点同传统测量方法进行了对比分析,证明了多周期同步测频方法的优势。
基于周立功公司生产的EasyFPGA030开发板，在Libero8.5集成开发软件环境下,采用硬件编程语言VerilogHDL编计器模块，除法器模块，并且用Synplify进行综合，ModelSim进行仿真并且给出它们的仿真结果，Designer进行布局布线，利用FlashPro和并口线下载到开发板上。
利用AT89C51单片机与共阳极LED数码管对测量结果进行动态显示。利用74LS244三态缓冲器和三极管对电流进行放大，使得LED数码管更亮。利用74LS14集成施密特触发器的反相器进行信号的整形。
经过仿真下载验证,能够实现等精度测频功能，频率测量范围1Hz～1MHz，证明该设计方案切实。
关键词：等精度；频率测量；FPGA；VerilogHDL；Libero。
Abstract: According to the principle of measurement etc precision, proposed based on FPGA digital frequency of design project progress. Introduces the principle of frequency measurement with etc precision and synchronous, and comparative analysis the measurement precision and features with the traditional measuring method. With more than proved step frequency method with etc precision and synchronous has periodic advantage.
Based on the ZhouLiGong company production EasyFPGA030 development board, in Libero8.5 integrated software development environment, using hardware VerilogHDL programming language to write counter module, divide module. With Synplify synthetically, with ModelSim simulation giving simulation results, Designer layout wiring. Using FlashPro download the design to development board.
Use MUC and LED digital tube to show the measurement results. Use 74LS244 tristate buffers and transistor to amplify current that LED digital tube brighter. Use 74LS14 Schmitt toggle integration to plastic signal.
Through simulation and download to the development board, can achieve the function of frequency measurement etc precision, Frequency measurement range from 1Hz to 1MHz. Proof of this scheme is feasible,
Keywords: equal precision, frequency measurement, FPGA, Libero, HDL
要 ............................................. 1
Abstract .............................................. 2
第1章 绪论 ........................................... 5
1.1 课题背景 ........................................ 5
1.2 课题来源、目的和意义 ............................ 6
1.3 本文结构 ........................................ 7
第2章 主要研究内容 ................................... 8
2.1 引言 ............................................ 8
2.2 数字频率计主要技术指标[4] ......................... 8
2.3 常用直接测频的方法 .............................. 9
2.4 等精度频率测量算法 .............................. 9
2.5 等精度测量误差分析 ............................. 10
2.6 总体设计 ....................................... 11
2.7 本章小结 ....................................... 12
第3章 FPGA设计 ..................................... 13
3.1 引言 ........................................... 13
3.2 计数器模块 ..................................... 15
3.2.1 分频模块 .................................... 16
3.2.2 预置闸门模块 ................................ 17
3.2.3 实际闸门模块 ................................ 17
3.2.4 计数Nx模块 ................................. 18
3.2.5 计数Ns模块 ................................. 18
3.2.6 通信控制模块 ................................ 19
3.2.7 计数器各模块连接详图 ........................ 19
3.3 除法器模块 ..................................... 20
3.3.1 除法控制器 .................................. 21
3.3.2 除法运算器 .................................. 23
3.3.3 通信信号转换模块 ............................ 25
3.3.4 除法器各模块连接详图 ........................ 25
3.4 本章小结 ....................................... 26
第4章 显示及信号整形设计 ............................ 28
4.1 引言 ........................................... 28
4.2 单片机显示模块 ................................. 29
4.2.1 单片机显示软件件设计 ........................ 32
4.2.2 单片机显示硬件设计 .......................... 32
4.3 信号整形模块 ................................... 33
4.4 本章小结 ....................................... 35
第5章 总体设计验证 .................................. 36
论 ............................................... 38
谢 ............................................... 40
参考文献 ............................................. 41
第1章 绪论
1.1 课题背景
EDA(Electronic Design Automation――电子设计自动化)代表了当今电子设计技术的最新发展方向，通过VHDL（Very High Speed Integrated Circuit Hardware Description Language）硬件描述语言的设计，用FPGA（Field－Programmable Gate Array――现场可编程门阵列）来实现小型电子设备的设计，是开发仪器仪表的主流。据统计，目前发达国家在电子产品开发中EDA工具的利用率已达50％，而大部分FPGA已采用HDL（Hardware Description Language――硬件描述语言）设计。由于VHDL已成为IEEE标准，目前的EDA工具可以使ASIC系统的行为、功能、算法用VHDL描述直接生成FPGA器件，使设计者将精力集中于设计构思，提高了设计效率，同时也利于设计的分解、交流和重用。
目前最主要的方法是基于单片机和FPGA或CPLD利用EDA技术设计实现等精度频率测量，这使设计过程大大简化，缩短了开发周期，减小了电路系统的体积，同时也有利于保证频率计较高的精度和较好的可靠性。而实现等精度的算法主要是，在计数法和测周期法基础上发展起来的新型等精度频率测量算法，主要原理是预置闸门信号频率时随着被测信号频率的改变而改变，从而实现了等进度的测量。
目前，市场上的频率计厂家可分为三类：中国大陆厂家、中国台湾厂家、欧美厂家。其中，欧美频率计厂家所占有的市场份额最大。欧美频率计厂家主要有：Pendulum Instruments和Agilent科技。
Pendulum Instruments公司是一家瑞典公司，总部位于瑞典首都斯德哥尔摩。Pendulum公司源于Philips公司的时间、频率部门，在时间频率测量领域具有40多年的研发生产经历。Pendulum Instruments公司常规频率计型号主要有：CNT-91、CNT-90、CNT-81、CNT-85。同时，Pendulum Instruments公司还推出铷钟时基频率计CNT-91R、CNT-85R。以及微波频率计CNT-90XL（频率测量范围高达60G）。
Agilent科技公司是一家美国公司，总部位于美国的加利福尼亚。Agilent科技公司成立于1939年，在电子测量领域也有着70多年的研发
包含各类专业文献、专业论文、行业资料、中学教育、幼儿教育、小学教育、高等教育、应用写作文书、56毕业论设 (1) - 副本等内容。
毕业设计(论文)标准格式(1) - 副本_工学_高等教育_教育专区。分类号: 无锡职业...“Times New Roman”体) 三、结论-11- 四、参考文献页面设置及装订要求: 1... 04 毕业论文模板1 - 副本... 暂无评价 38页 免费 毕业论文必填材料_附表1....设要求将电抗器后的短路电流限制到 I '' ,则电源至电抗后的短路点的总阻抗... 毕业论文文件 (1) - 副本_管理学_高等教育_教育专区。郑州师范学院 毕业论文资料...(参考) 毕业论文 (设 格式规范,符合学院规定的毕业论文(设计)撰写格式要 计)... 毕业论文要求 - 副本(1)2毕业论文要求 - 副本(1)2隐藏&& 毕业论文基本要求为了做好毕业论文的规范工作,根据有关论文撰写的国家标准(GB)的规定,结合 我院实际... 毕业论文 - 副本_理学_高等教育_教育专区。浙江科技学院本科毕业论文 (2014 届...②定时设置 1)按一下“设定”键,显示屏左下方显示“1ON”字样(表示第一次开启... 毕业论文 - 副本_理学_高等教育_教育专区。毕业设计1 武 汉 职 业 技 术 ...图1中曲线b 为应用这一特定折射率材料改进设 计后的膜系透过率曲线, 可以... 毕业论文――正文 - 副本_管理学_高等教育_教育专区。河南机电高等专科学校毕业论文 1 绪论 1.1 超超临界锅炉的意义及其发展 随着国民经济的快速发展, 我国电力... 毕业设计论文 - 副本_专升本_成人教育_教育专区。... 年瓦斯鉴定结果见表 1-2-2。 表 1-...矿井工业场地食堂、矿灯房和煤样室均设置有机械通风... 毕业论文 - 副本_管理学_高等教育_教育专区。图书管理系统的设计与实现分类...(1)系统设置 1.系统管理员登录模块:用于系统管理员进入后台使用。 2.用户注册...21ic官方微信-->
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Libero中有除法器模块么？
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我有，给你贴出来吧。
// divider.v
module divider12(clock,reset,word1,word2,Start,quotient,remainder,Ready,Error);
parameter L_divn = 12;
parameter L_divr = 6;
parameter S_idle = 0,S_Adivr = 1,S_Adivn = 2,S_div = 3,S_Err = 4;
parameter L_state = 3,L_cnt = 5,Max_cnt = L_divn-L_
parameter s1 = 1;
input[L_divn-1:0] word1;
input[L_divr-1:0] word2;
input clock,reset,S
output[L_divn-1:0]
output[L_divn-1:0]
output Ready,E
reg output_state,next_output_
reg[L_state-1:0] state,next_
reg Load_words,Subtract,Shift_dividend,Shift_
reg[L_divn-1:0] quotient,quotient_reg,remainder_
reg[L_divn:0]
reg[L_divr-1:0]
reg[L_cnt-1:0] num_shift_dividend,num_shift_
reg[L_divr:0]
wire MSB_divr = divisor[L_divr-1];
wire Ready = ((state==S_idle)&&!reset);
wire Error = (state==S_Err);
wire Max = (num_shift_dividend==Max_cnt+num_shift_divisor);
wire sign_bit = comparison[L_divr];
always@(state or dividend or divisor or MSB_divr)
& && &case(state)
& && && &&&S_Adivr:if(MSB_divr == 0)
& && && && && && && &comparison = dividend[L_divn:L_divn-L_divr]+{1'b1,~(divisor&&1)}+1'b1;
& && && && && && && &else
& && && && && && && &comparison = dividend[L_divn:L_divn-L_divr]+{1'b1,~(divisor[L_divr-1:0])}+1'b1;
& && && && &default: comparison = dividend[L_divn:L_divn-L_divr]+{1'b1,~(divisor[L_divr-1:0])}+1'b1;
& && &endcase
assign remainder_reg = (dividend[L_divn-1:L_divn-L_divr])-num_shift_
always@(posedge clock)
& && &&&if(reset)begin& && &&&
& && && && &&&state &= S_
& && && && &&&output_state &= s1;
& && &&&end
& && &&&else begin
& && && && &&&state &= next_
& && && && &&&output_state &= next_output_
& && &&&end
always@(state or word1 or word2 or comparison or sign_bit or Max)
& && && & Load_words = 0;
& && && & Shift_dividend = 0;
& && && & Shift_divisor = 0;
& && && & Subtract = 0;
& && &&&case(state)
& && && && & S_idle:case(Start)
& && && && && && &&&0:next_state = S_
& && && && && && &&&1:if(word2 == 0)
& && && && && && && && & next_state = S_E
& && && && && && && &&&else if(word1)
& && && && && && && &&&begin
& && && && && && && && & next_state = S_A
& && && && && && && && & Load_words = 1;
& && && && && && && &&&end
& && && && && && && &&&else
& && && && && && && && & next_state = S_
& && && && && && && & endcase
& && && && & S_Adivr:case(MSB_divr)
& && && && && && && &0:if(sign_bit == 0)
& && && && && && && &begin
& && && && && && && && &next_state = S_A
& && && && && && && && &Shift_divisor = 1;
& && && && && && && &end
& && && && && && && && &else if(sign_bit == 1)
& && && && && && && &begin
& && && && && && && && &next_state = S_A
& && && && && && && &
& && && && && && && &end
& && && && && && && &1:next_state = S_
& && && && && && && &endcase
& && && && & S_Adivn:case({Max,sign_bit})
& && && && && && && &2'b00:next_state = S_
& && && && && && && &2'b01:
& && && && && && && &begin
& && && && && && && && && &next_state = S_A
& && && && && && && && && &Shift_dividend = 1;
& && && && && && && &end
& && && && && && && &2'b10:
& && && && && && && &begin
& && && && && && && && && &next_state = S_
& && && && && && && && && &Subtract = 1;
& && && && && && && &end
& && && && && && && &2'b11:
& && && && && && && && && & next_state = S_
& && && && && && & endcase
& && && && &
& && && && &&&S_div:case({Max,sign_bit})
& && && && && && && &2'b00:begin
& && && && && && && &next_state = S_
& && && && && && && &Subtract = 1;
& && && && && && && &end
& && && && && && && &2'b01:
& && && && && && && &next_state = S_A
& && && && && && && &2'b10:begin
& && && && && && && && && &next_state = S_
& && && && && && && && && &Subtract = 1;
& && && && && && && &end
& && && && && && && &2'b11:begin
& && && && && && && && && & next_state = S_
& && && && && && && && && & Shift_dividend = 1;
& && && && && && && &end
& && && && && && && &endcase
& && && && && &default:next_state = S_E
& && && && && &endcase
always@(posedge clock)
& && && & if(reset)
& && &&&begin
& && && & divisor &=0;
& && && & dividend &=0;
& && && & quotient_reg &=0;
& && && & num_shift_dividend &=0;
& && && & num_shift_divisor &=0;
& && &&&end
& && &&&else if(Load_words == 1)begin
& && && & dividend &= word1;
& && && & divisor &= word2;
& && && & quotient_reg &=0;
& && && & num_shift_dividend &= 0;
& && && & num_shift_divisor &= 0;
& && &&&end
& && && & else if(Shift_divisor)
& && &&&begin
& && && & divisor &= divisor&&1;
& && && & num_shift_divisor &= num_shift_divisor+1;
& && &&&end
& && && &&&else if(Shift_dividend)
& && &&&begin
& && && &&÷nd &= dividend&&1;
& && && &&"ient_reg &= quotient&&1;
& && && &&&num_shift_dividend &= num_shift_dividend+1;
& && &&&end
& && && &&&else if(Subtract)
& && &&&begin
& && && && ÷nd[L_divn:L_divn-L_divr] &=
& && && && "ient_reg[0] &= 1;
& && &&&end
always@(Ready or output_state)begin
& && &&&case(output_state)
& && &&&s1:case(Ready)
& && && &&&0:next_output_state = s1;
& && && &&&1:begin
& && && &&"ient = quotient_
& && && &&&remainder = remainder_
& && && &&&end
& && && &&&endcase
& && &&&default:next_output_state = s1;
& && &&&endcase
30——驱动高手、流利的英语
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ERROR:&&Failure when executing Tcl script. [ Line 1 ]
ERROR:&&The Execute Script command failed.
楼上的高手你能运行的了么？这程序我看得太复杂了，不知道你能帮小弟改一改不？
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不好意思贴错了，把上面程序的remainder_reg定义成wire型，把remainder定义成reg型就没错了，这程序也是我上网找的，仿真了下可以用，就没想着改
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能有啦！谢谢啊
不过有些管脚的控制信号没弄清楚。start管脚是用来控制什么的？是那种电平控制或者是哪种边沿控制
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