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求助，有没有芯片能在接收到脉冲信号时产生一个高电平输出？
作者：fwx7610m　栏目：
求助，有没有芯片能在接收到脉冲信号时产生一个高电平输出？有没有这种芯片啊？在输入脚接收到脉冲数据时，输出脚产生一个持续的高电平当脉冲结束时，输出脚跳回低电平。
作者： maychang 于
16:46:00 发布：
Re：接收到脉冲信号时产生一个高电平输出，当脉冲结束时，输出脚跳回低电平。－－－－－－－－－－－－－－－－－－－－－－－－－脉冲本身不就够了？不必用任何芯片吧？
作者： computer00 于
16:52:00 发布：
也许是要一个单稳态触发器？&
作者： fwx7610m 于
16:55:00 发布：
不是单脉冲啊我的意思不是指单个脉冲啊是一串脉冲数据，可能持续几百ms也就是当有数据来时，要能给出一个高电平，告诉远端的设备，开始接收。没数据时保持低电平。因为没用单片机，只是处理另一个设备的信号，希望能有这种芯片，做个简单的电路就行了。
作者： tuwen 于
18:30:00 发布：
用可重触发的单稳态振荡电路例如、、等。
作者： zhenglixin 于
19:11:00 发布：
单稳态触发器是什么东东？&
作者： fwx7610m 于
10:01:00 发布：
应该可以。谢谢大家
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浙ICP证030469号周期和输出个数可变的脉冲发生器全面解析
周期和输出个数可变的脉冲发生器全面解析
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1概括要求改变脉冲周期和输出脉冲个数的脉冲输出电路模块在许多工业领域都有运用。采用数字器件设计周期和输出个数可调节的脉冲发生模块是方便可行的。为了使之具有高速、灵活的优点，本文采用atelra公司的可编程芯片FPGA设计了一款周期和输出个数可变的脉冲发生器。经过板级调试获得良好的运行效果。2总体设计思路脉冲的周期由高电平持续时间与低电平持续时间共同构成，为了改变周期，采用两个计数器来分别控制高电平持续时间和低
　　1 概括&&&&&& 要求改变脉冲周期和输出脉冲个数的脉冲输出电路模块在许多工业领域都有运用。采用数字器件设计周期和输出个数可调节的脉冲发生模块是方便可行的。为了使之具有高速、灵活的优点，本文采用atelra公司的可编程芯片FPGA设计了一款周期和输出个数可变的脉冲发生器。经过板级调试获得良好的运行效果。　　2 总体设计思路　　脉冲的周期由高电平持续时间与低电平持续时间共同构成，为了改变周期，采用两个计数器来分别控制高电平持续时间和低电平持续时间。计数器采用可并行加载初始值的n位减法计数器。设定：当要求的高电平时间以初始值加载到第一个减法器中后，减法器开始减计数，计数到零时自动停止，同时启动第二个记录低电平持续时间的计数器计时。当第二个减法计数器也减计到零时，计数器自动停止。这样就完成一个脉冲的输出，而这个脉冲的周期控制完全可以在计数器的初始值中进行有效的设定．以达到脉冲周期可调的目的。为了控制脉冲个数的输出，在脉冲输出通道上设计一个数量控制计数器，对脉冲个数进行计数，当计到要求输出的个数时．完成输出并给出一个done信号作为该模块工作完成的标志信号。　　引脚信号说明：　　start信号：启动信号。 　　reset，信号：系统复位信号。 　　clock信号：系统时钟信号。 　　high信号：高电平持续时间初值。 　　low信号：低电平持续时间初值。 　　num信号：个数控制寄存器初始值。 　　output信号：脉冲输出信号。初始化时为低。 　　done信号：脉冲输出完的标志信号。　　3 高低电平计时器设计　　3.1 设计方法　　为了产生所需要时间的高电平，可以利用一个可预置数的减法计数器来达到目的，计数器设计分为两个部分，一部分是可预置数的自控制减法计数器：另一部分是减法计数器工作完成后的检测系统，检测到计数器工作完成后输出一个时钟周期宽的脉冲作为该计数器工作完成信号，并可作为下一个计数器工作的启动信号。　　3.2 工作原理　　首先．外部的复位信号reset给出一个时钟周期宽的脉冲，复位内部各个信号及触发器。　　然后，在下一个有效时钟时刻，外部start信号给出一个时钟周期宽度的脉冲，用来启动计数器的工作。在设计中，当start信号有效时(设计为高有效)，外部数据high加载到q，当q不为零时，输出信号pulse将跳变为高电平，当q减到零的时候，pulse信号再跳变回低电平。这个脉冲信号的后沿将被后面的由两个d触发器构成的检测单元捕获，并在pulse信号的下降沿后产生一个时钟周期宽的脉冲，定义为done信号，表示该信号完成输出。　　低电平计时器的设计与高电平计时器完全一样。　　3.3 时序仿真　　把完成信号done加到下一级类似的减法计数器的start信号上。将会启动下一级计数器的工作。如果将下一级的完成信号done加载给本级的start信号。将会重启一个脉冲的生成。如此将会自动循环以达到不间断输出一定周期脉冲的目的。　　4 数量控制计数器设计　　4.1 设计方法　　数量控制计数器设计与高低电平计数器类似．不同之处在于，减法计数器的时钟输入端接脉冲的输出信号，当要求输出脉冲的个数到达时，输出一个门控信号door，后面的两个d触发器仍然用来捕获门控信号door的后沿。一旦输出个数到达，done信号立即输出一个时钟周期宽度的脉冲作为标志。　　4.2 时序仿真　　在quartusⅱ4.1开发平台上软仿真，把脉冲发生器中产生的每个脉冲的start信号作为数量控制器的输入信号。　　每次输出任务完成后。由总体模块输出一个ov信号标志该批次任务结束。ov信号可再次加载到总的reset信号上，即该批次输出完成可复位进入下一批次任务的输出。图5中的door信号出现了很窄的毛刺，这是由于内部计数器的翻转不同步造成的。加同步电路可以消除，但会影响电路的工作频率。由于毛刺很窄，对整个电路工作无任何影响。所以，该模块设计中并未处理。　　5 内部信号连接及工作方式　　根据各个模块的功能和逻辑关系，由高电平计时器、低电平计时器和数量控制计数器可以搭建整个周期脉冲发生器。　　首先，在时钟信号上升沿给出一个时钟周期宽度的reset信号以复位整个电路的触发器和各个输出信号。当一个启动信号start在时钟的上升沿被检测到时，高电平开始计时，计时长度等于high数值与时钟周期之积。当计时到达时，高电平计时器停止工作，高电平计时器输出一个完成信号，该信号接在低电平计时器的start信号脚上，以启动低电平计时器，低电平计时器计时完成时，低电平计时器停止工作，并输出一个完成信号，该信号通过或门接在高电平计时器的start信号脚，再次启动高电平计时器，开始第二个脉冲高电平的输出。由于低电平计时器的完成信号也连接在数量控制计数器的start引脚上．所以，与此同时，数量控制计数器开始对其输入脉冲s_input进行数量监测。在脉冲输出数量未达到预定个数(数量控制计数器中的初始值)时，门控信号door一直输出&高&，以允许脉冲通过。一旦脉冲输出的数量达到预定个数时，门控信号door输出变为&低&，关闭输出通道，并输出一个任务完成的标志信号done。done又通过或门连接在全局复位信号reset上，所以，系统完成后即可复位到原状以等待下一次启动信号来临。　　6 结束语　　从模拟结果看出，本文给出的设 计完全可以达到设计要求。由于FPGA的运行速度最高可以达到100 mhz量级，输出的脉冲调节步长和最小宽度都可以到ns量级。在此基础上，笔者设计了一个多路可调脉冲周期的时序电路，并运用在团簇粒子的核物理实验中。收到满意效果。
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应用与方案分类
&&& 目前，处理器性能的主要衡量指标是时钟单片机的两个输出IO口短接，一个输出高电平，一个输出低电平，测得的是高电平还是低电平
单片机一个端口外接两个信号,一个高电平,一个低电平,输入是什么高电平还是低电平
来源：网络
关键字： io 电平
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延伸：本文除了聚合《单片机的两个输出IO口短接，一个输出高电平，一个输出低电平，测得的是高电平还是低电平》，免费提供的有关io 电平和单片机一个端口外接两个信号,一个高电平,一个低电平,输入是什么高电平还是低电平的内容之一，已有不少的网友认为此答案对自己有帮助！
网友1的回答
个端口外接两个信号,一个高电平,一个低电平,输入是什么高电平还是低电平 单网友2的回答
突然给P1^1一个高电平,P1^2一直输出高电平; 再突然给P1^1高电平,P1^22014-网友3的回答
单片机IO口输出电流不能驱动继电器,而且51单片机输出的高电平电流比灌入电流更低,正确的方法是接个P网友4的回答
脉冲电平周期为2S,占空比为50%:1S高电平、1S低电平。 无法区分。前者包含后两者。网友5的回答
是A到B或B到A的用三极管或MOS管就可,如果一下是A到B,一下又是B到A,网友6的回答
单片机在上电瞬间,它的IO口和内部各寄存器的状态,叫做初始态,一般datasheet上都会给出明确说网友7的回答
首先单片机输出引脚一般是推挽输出。上面mos输出高,下面mos输出低时,短接后如图。电流流向如红色箭网友8的回答
51单片机IO口输出高电平时,接近VCC,可以按VCC来计算。你使用5V供电,IO输出高电压平应该按网友9的回答
一般单片机工作后,所有的IO口都是高电平,是否高低电平要看自己怎么设定的。网友10的回答
网友7的回答
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相关关键词555时基电路组成基准脉冲产生电路
发布时间: 19:12:55
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&&& 555时基电路组成基准脉冲产生电路,它产生1Hz的方波信号,经与非门1反相后,作为控制信号加在IC2的输入端CP。上,产生时序控制信号,从而实现1秒钟内的计数(即频率检测)、 数值保持及自动清零的功能。从电路波形图27.2中可以看出,当与非门1输出第一个高电平脉冲信号时,这个脉冲使得IC2的Q1输出端由低电平变为高电平,在IC2的输入端CP。输入的第二个脉冲信号到来之前,￡2的Q1端一直保持高电平。ˉ在Q1端输出高电平时,由与非门2、3组成的“与”控制门被打开,被测信号可以通过与非门2、3送人￡7的输入端CPu,进行脉冲计数,由于℃l的振荡周期为1s,贝刂在1s内计数器的计数结果即为被测信号的频率。当与非门1输出第二个脉冲信号时,IC2的Q1端由高电平变为低电平,输出端Q由低电平变为高电平。Ql端输出的低电平使与非门2、3组成的“与”控制门关闭,被测信号不再传输给IC7,使￡7停止计数。在与非门1输出第三个脉冲到来之前,Q~D直保持高电平,这段时间为数值保持时间,在这段时间内,可以对测试结果进行读数。当与非门1输出第三个脉冲时,IC2的Q,端变为低电平,电端输出高电平,但由于Q3直接与℃2的清零端MR相连,电端输出的高电平使￡2复位清零,Q1、Q2及电端全部变为低电平。与此同时,Q3端出现的高电平经VD2加IC4~IC7的CR清零端,使计数器及数码管清零,以便下次重新进行计数测量。
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