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直角走线为什么不可取？差分走线的优势是啥？蛇形走线...
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直角走线为什么要避免（对信号影响的三个方面）直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。差分走线的几个优势（“等长、等距、参考平面”）何为差分信号（DifferentialSignal）？通俗地说就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三方面： 1、抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可被完全抵消。 2、能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。3、时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltagedifferential signaling）就是指这种小振幅差分信号技术。 蛇形走线的几点建议 蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。其中最关键的两个参数就是平行耦合长度（Lp）和耦合距离（S），很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考对共模和差模串扰的分析。下面是给Layout工程师处理蛇形线时的几点建议：1、尽量增加平行线段的距离（S），至少大于3H，H指信号走线到参考平面的距离。通俗的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。2、减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。 3、带状线（Strip-Line）或者埋式微带线（Embedded Micro-strip）的蛇形线引起的信号传输延时小于微带走线（Micro-strip）。理论上，带状线不会因为差模串扰影响传输速率。 4、高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。 5、可以经常采用任意角度的蛇形走线，能有效的减少相互间的耦合。6、高速PCB设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。7、有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。
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PCB Layout中直角走线、差分走线和蛇形线 - 全文
来源：电子发烧友网
作者：叶子日 10:08
[导读] 布线(Layout)是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过 Layout 得以实现并验证
　　布线(Layout)是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过 Layout 得以实现并验证，由此可见，布线在高速 PCB 设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
　　主要从直角走线，差分走线，蛇形线等三个方面来阐述。
　　1. 直角走线
　　直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
　　直角走线的对信号的影响就是主要体现在三个方面：
　　一是拐角可以等效为传输线上的容性负载，减缓上升时间;
　　二是阻抗不连续会造成信号的反射;
　　三是直角尖端产生的EMI。
　　传输线的直角带来的寄生电容可以由下面这个经验公式来计算：
　　C=61W(Er)[size=1]1/2[/size]/Z0
　　在上式中，C 就是指拐角的等效电容(单位：pF)，W指走线的宽度(单位：inch)，&r指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线(&r为4.3)来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：
　　T10-90%=2.2*C*Z0/2 = 2.2*0. = 0.556ps
　　通过计算可以看出，直角走线带来的电容效应是极其微小的。
　　由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：
　　&=(Zs-Z0)/(Zs+Z0)
　　一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps 之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
　　很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生 EMI，这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的 EMI。也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。
　　总的说来，直角走线并不是想象中的那么可怕。至少在GHz以下的应用中，其产生的任何诸如电容，反射，EMI等效应在 TDR测试中几乎体现不出来，高速PCB设计工程师的重点还是应该放在布局，电源/地设计，走线设计，过孔等其他方面。当然，尽管直角走线带来的影响不是很严重，但并不是说我们以后都可以走直角线，注意细节是每个优秀工程师必备的基本素质，而且，随着数字电路的飞速发展，PCB 工程师处理的信号频率也会不断提高，到 10GHz 以上的 RF 设计领域，这些小小的直角都可能成为高速问题的重点对象。
　　2. 差分走线
　　差分信号(Differential Signal)在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢?在PCB设计中又如何能保证其良好的性能呢?带着这两个问题，我们进行下一部分的讨论。
　　何为差分信号?通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态&0&还是&1&。而承载差分信号的那一对走线就称为差分走线。
　　差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：
　　a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
　　b.能有效抑制 EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
　　c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS(low voltage differential signaling)就是指这种小振幅差分信号技术。
　　对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是&等长、等距&。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量;等距则主要是为了保证两者差分阻抗一致，减少反射。&尽量靠近原则&有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。
　　误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。从图 1-8-15 的接收端的结构可以看到，晶体管Q3,Q4 的发射极电流是等值，反向的，他们在接地处的电流正好相互抵消(I1=0)，因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。图 1-8-16 是单端信号和差分信号的地磁场分布示意图。
　　在PCB电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，见图 1-8-17所示。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加 EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制?不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。
　　误区二：认为保持等间距比匹配线长更重要。在实际的PCB布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，这时候我们该如何取舍呢?在下结论之前我们先看看下面一个仿真结果。
　　从上面的仿真结果看来，方案 1 和方案 2 波形几乎是重合的，也就是说，间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多(方案3)。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。
　　可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。
　　误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的(10G以上)IC封装PCB 设计中经常会用采用，被称为CPW结构，可以保证严格的差分阻抗控制(2Z0)，如图1-8-19。
　　差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率(GHz 以下)，EMI也不会是很严重的问题，实验表明，相距500Mils的差分走线，在3米之外的辐射能量衰减已经达到60dB，足以满足FCC的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。
　　3. 蛇形线
　　蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。设计者首先要有这样的认识：蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。
　　那么，蛇形线对信号传输有什么影响呢?走线时要注意些什么呢?其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S)，如图1-8-21所示。很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考第三章对共模和差模串扰的分析。
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你可能喜欢PCB走线的参考平面在哪？
走线的参考平面在哪？
很多人对于PCB走线的参考平面感到迷惑，经常有人问：对于内层走线，如果走线一侧是VCC，另一侧是GND，那么哪个是参考平面？
要弄清楚这个问题，必须对了解传输线的概念。我们知道，必须使用传输线来分析PCB上的信号传输，才能解释高速电路中出现的各种现象。最简单的传输线包括两个基本要素：信号路径、参考路径（也称为返回路径）。信号在传输线上是以电磁波的形式传输的，传输线的两个基本要素构成了电磁波传输的物理环境。从电磁波传输的角度来讲，信号路径和参考路径一道构成了一个特殊物理结构，电磁波在这个结构中传输。从电流回路角度来讲，信号路径承载信号电流，参考路径承载返回电流，因此参考路径也称为返回路径。
对于PCB上的表层走线，走线和下面的平面层共同构成了电磁波传输的物理环境。这里，走线下面的平面到底是什么网络属性无所谓，VCC、GND、甚至是没有网络的孤立铜皮，都可以构成这样的电磁波传输环境，关键在于下面的平面是导体，这就够了。信号路径是表层走线，所以下面的平面就是参考路径。对于PCB上这一特殊结构，参考路径是以平面的形式出现的，所以也叫参考平面。从电流回路的角度来说，参考平面承载着信号的返回电流，所以也叫返回平面。下面的图显示了表层走线的场分布和电流分布。这里参考平面的作用应该很清楚了：作为电磁波传输物理环境的一部分（从电磁波传输角度）、作为电流返回路径（从电流回路角度）。
如果搞懂了上面的逻辑，那么内层走线的参考平面在哪就很清楚了，走线、上方平面、下方平面3者共同构成了电磁波传输的物理环境，所以上下两个平面都是信号的参考路径，也就是参考平面，从下面的场分布图中可以很清楚的看到物理环境和场分布的关系。从构成电流回路的角度来看，下图的电流分布图也很清晰的显示出返回电流的分布，如果两个平面和走线之间的间距近似相等，那么两个平面上的返回电流也近似相等，此时，两个平面同样重要。从这个角度也能很好的理解两个平面都是参考平面。如果还是无法理解为什么两个平面都是参考平面，不防好好看看下面的这个图，无论从哪个方面来看，两个平面是完全对称的，为什么还纠结哪个是参考平面，如果一个是，那么另一个为什么不是？
理解参考平面的最直接的方法就是“构成电磁波传输的物理环境”。
看看感到困惑的结构，是否满足这个条件？
很宽的无网络孤立铜皮可以么？
当然导体必须是“平面形式”才能称为“参考平面”，要不然何来平面之说！
前文指出了如果两个平面和走线的间距近似相等（这种情况在十几层的板子上很常见）时，那么两个平面对于走线的重要性也近似一样。实际工程中我们还会碰到另一种情况，两个平面其中之一距离走线很近，另外一个距离走线很远，比如典型的6层板配置，中间的芯板（Core）厚度通常在1毫米以上。下图是一个6层板层叠示例，内层两个信号层InnerSignal1和InnerSignal2都属于这种情况，这时两个平面对内层走线的作用肯定是不同的。这时哪个是参考平面？
先看平面上的返回电流，对于InnerSignal2来观察远离它的VCC平面上的返回电流有多少。下图是红色表示的是信号电流10mA，蓝色表示的就是VCC上的返回电流约1.2mA。远离InnerSignal2的VCC上的返回电流很少，有近90%的返回电流时从紧邻InnerSignal2的GND平面上返回的，GND平面对InnerSignal2影响远大于VCC平面。
再看VCC平面对InnerSignal2层走线阻抗的影响。下图将有VCC平面和没有VCC平面两种情况下走线阻抗做了一个对比，即使拿掉VCC平面也没有对走线阻抗产生致命的影响，阻抗变化量不到1欧姆，变化率小于2%。从工程角度来讲可以近似认为InnerSignal2层走线参考平面就是和它最接近的GND平面。
尽管可以这样近似，但关键是一定要清楚距离InnerSignal2层很远的那个VCC平面不是没有影响，只不过影响不大而已。任何时候不要把问题绝对化，这样对初学者有百害而无一利，如果总是追求非此即彼、非黑即白，很可能会走入死胡同。
高速电路信号完整性设计中，很多问题都是这样，你要关注的不是“有”还是“没有”的问题，而是“多”和“少”的问题。这样在对付毫不讲情面的电路板的时候才能有足够的底牌，防止它耍脾气撂挑子，最大限度的掌控它。
时钟、复位、100M以上信号以及一些关键的总线信号不能跨分割，至少有一个完整平面，优选GND平面。
时钟信号、高速信号和敏感信号禁止跨分割；
差分信号必须对地平衡，避免单线跨分割。（尽量垂直跨分割）
所有信号的高频返回途径都直接位于相邻层信号线的正下方。
在信号下面设置一个实体层可以显著减少信号完整性和时序问题，这个实体层可以为该信号提供直接回路。当走线与层分割交叉不可避免时，应使用一个
0.01 uF 回路电容。 如 第23 页图 2
所示，当使用回路电容时，应尽可能靠近信号线与层分割的交叉点布置回路电容
布局的DFM要求
已确定优选工艺路线，所有器件已放置板面。
坐标原点为板框左、下延伸线交点，或者左下边插座的左下焊盘。
PCB实际尺寸、定位器件位置等与工艺结构要素图吻合，有限制器件高度要求的区域的器件布局满足结构要素图要求。
拨码开关、复位器件，指示灯等位置合适，拉手条与其周围器件不产生位置干涉。
板外框平滑弧度197mil，或者按结构尺寸图设计。
普通板有200mil工艺边；背板左右两边留有工艺边大于400mil，上下两边留有工艺边大于680mil。
器件摆放与开窗位置不冲突。
各种需加的附加孔（ICT定位孔125mil、拉手条孔、椭圆孔及光纤支架孔）无遗漏，且设置正确。
过波峰焊加工的器件pin间距、器件方向、器件间距、器件库等考虑到波峰焊加工的要求。
器件布局间距符合装配要求：表面贴装器件大于20mil、IC大于80mil、BGA大于200mil。
压接件在元件面距高于它的器件大于120mil，焊接面压接件贯通区域无任何器件。
高器件之间无矮小器件，且高度大于10mm的器件之间5mm内未放置贴片器件和矮、小的插装器件。
极性器件有极性丝印标识。同类型有极性插装元器件X、Y向各自方向相同。
所有器件有明确标识，没有P*，REF等不明确标识。
含贴片器件的面有3个定位光标，呈"L"状放置。定位光标中心离板边缘距离大于240mil。
如需做拼板处理，布局考虑到便于拼版，便于PCB加工与装配。
有缺口的板边（异形边）应使用铣槽和邮票孔的方式补齐。邮票孔为非金属化空，一般为直径40mil，边缘距16mil。
用于调试的测试点在原理图中已增加，布局中位置摆放合适。
　　布局的热设计要求
发热元件及外壳裸露器件不紧邻导线和热敏元件，其他器件也应适当远离。
散热器放置考虑到对流问题，散热器投影区域内无高器件干涉，并用丝印在安装面做了范围标示。
布局考虑到散热通道的合理顺畅。
电解电容适当离开高热器件。
考虑到大功率器件和扣板下器件的散热问题。
　　布局的信号完整性要求
始端匹配靠近发端器件，终端匹配靠近接收端器件。
退耦电容靠近相关器件放置
晶体、晶振及时钟驱动芯片等靠近相关器件放置。
高速与低速，数字与模拟按模块分开布局。
根据分析仿真结果或已有经验确定总线的拓扑结构，确保满足系统要求。
若为改板设计，结合测试报告中反映的信号完整性问题进行仿真并给出解决方案。
对同步时钟总线系统的布局满足时序要求。
　　EMC要求
电感、继电器和变压器等易发生磁场耦合的感性器件不相互靠近放置。 有多个电感线圈时，方向垂直，不耦合。
为避免单板焊接面器件与相邻单板间发生电磁干扰，单板焊接面不放置敏感器件和强辐射器件。
接口器件靠近板边放置，已采取适当的EMC防护措施（如带屏蔽壳、电源地挖空等措施），提高设计的EMC能力。
保护电路放在接口电路附近，遵循先防护后滤波原则。
发射功率很大或特别敏感的器件（例如晶振、晶体等）距屏蔽体、屏蔽罩外壳500mil以上。
复位开关的复位线附近放置了一个0.1uF电容，复位器件、复位信号远离其他强*件、信号。
　　层设置与电源地分割要求
两信号层直接相邻时须定义垂直布线规则。
主电源层尽可能与其对应地层相邻，电源层满足20H规则。
每个布线层有一个完整的参考平面。
多层板层叠、芯材（CORE）对称，防止铜皮密度分布不均匀、介质厚度不对称产生翘曲。
板厚不超过4.5mm，对于板厚大于2.5mm（背板大于3mm）的应已经工艺人员确认PCB加工、装配、装备无问题，PC卡板厚为1.6mm。
过孔的厚径比大于10:1时得到PCB厂家确认。
光模块的电源、地与其它电源、地分开，以减少干扰。
关键器件的电源、地处理满足要求。
有阻抗控制要求时，层设置参数满足要求。
　　电源模块要求
电源部分的布局保证输入输出线的顺畅、不交叉。
单板向扣板供电时，已在单板的电源出口及扣板的电源入口处，就近放置相应的滤波电路。
　　其他方面的要求
布局考虑到总体走线的顺畅，主要数据流向合理。
根据布局结果调整排阻、FPGA、EPLD、总线驱动等器件的管脚分配以使布线最优化。
布局考虑到适当增大密集走线处的空间，以避免不能布通的情况。
如采取特殊材料、特殊器件（如0.5mmBGA等）、特殊工艺，已经充分考虑到到货期限、可加工性，且得到PCB厂家、工艺人员的确认。
扣板连接器的管脚对应关系已得到确认，以防止扣板连接器方向、方位搞反。
如有ICT测试要求，布局时考虑到ICT测试点添加的可行性，以免布线阶段添加测试点困难。
含有高速光模块时，布局优先考虑光口收发电路。
布局完成后已提供1:1装配图供项目人对照器件实体核对器件封装选择是否正确。
开窗处已考虑内层平面成内缩，并已设置合适的禁止布线区。
三种PCB的特殊走线技巧
在讲解PCB布线完成后的检查工作之前，先为大家介绍三种PCB的特殊走线技巧。将从直角走线，差分走线，蛇形线三个方面来阐述PCB
LAYOUT的走线：
　　一、直角走线（三个方面）
　　直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI,到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。
　　二、差分走线（“等长、等距、参考平面”）
　　何为差分信号（Differential
Signal）？通俗地说就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三方面：
　　1、抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可被完全抵消。
　　2、能有效抑制EMI,同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
　　3、时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low
voltage differential signaling）就是指这种小振幅差分信号技术。
　　三、蛇形线（调节延时）
　　蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。其中最关键的两个参数就是平行耦合长度
（Lp）和耦合距离（S），很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考对共模和差模串扰的分析。下面是给Layout工程师处理蛇形线时的几点建议：
　　1、尽量增加平行线段的距离（S），至少大于3H,H指信号走线到参考平面的距离。通俗的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。
　　2、减小耦合长度Lp,当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。
　　3、带状线（Strip-Line）或者埋式微带线（Embedded
Micro-strip）的蛇形线引起的信号传输延时小于微带走线（Micro-strip）。理论上，带状线不会因为差模串扰影响传输速率。
　　4、高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。
　　5、可以经常采用任意角度的蛇形走线，能有效的减少相互间的耦合。
　　6、高速PCB设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。
　　7、有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。
信号按照3W原则进行布线，什么是3w原则？
这里3W是线与线之间的距离保持3倍线宽。你说3H也可以。但是这里H指的是线宽度。不是介质厚度。是为了减少线间串扰，应保证线间距足够大，如果线中心距不少于3倍线宽时，则可保持70%的线间电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。
3W原则是一种设计者无须其他设计技术就可以遵守PCB布局的原则。但这种设计方法占用了很多面积，可能会使布线更加困难。使用3W原则的基本出发点是使走线间的耦合最小。这种原则可表示为：走线的距离间隔（走线中心间的距离）必须是单一走线宽度的三倍。另一种表示是：两个走线的距离间隔必须大于单一走线宽度的二倍。比如，时钟线为6mil宽，则其他走线只能在距这条走线2&6mil以外的地方布线，或者保证边到边的距离大于12mil。
注意：3W原则代表的是逻辑电流中近似70%的通量边界，要想得到98%边界的近似，应该用10W原则。
【注】3W原则是一种防止串扰的一种方法，该方法仅作为一种参考，并作为理解如何防止串扰的一种启发。实际PCB设计中，3W原则并不能完全满足避免串扰的要求。按实践经验，如果没有屏蔽地线的话，印制信号线之间大于lcm以上的距离才能很好地防止串扰，因此在PCB线路布线时，就需要在噪声源信号（如时钟走线）与非噪声源信号线之间，及受EFTlB、ESD等干扰的“脏“线与需要保护的“干净”线之间，不但要强制使用3W原则，而且还要进行屏蔽地线包地处理，以防止串扰的发生。另外，不是所有的PCB上的走线都必须遵照3W布线原则。使用这一设计指导原则，在PCB布线前，决定哪些条走线必须使用3W原则是十分重要的。
如图7-25所示，两条走线中间的印制线3有一个过孔。这个过孔通常与第三条走线相连，这条走线中可能通过一个易产生电磁破坏的信号。例如，复位线、音频或视频走线、模拟电乎控制走线或者I/O接口线等，它将以电感或电容的形式感受额外的电磁能量干扰。为最小化走线对过孔的串扰，相邻走线的距离间隔必须包括过孔直径和间隙间隔，如图7-25中所描述的那样，距离时钟线的2W范围内没有其他信号过孑L。对富含RF能量的走线的距离间隔也有同样的要求，这种走线上的能量可能会耦合到元件的引脚（管脚外露）上。
3W原则的使用不只局限于时钟或周期信号走线，差分对（平衡的、ECL及类似敏感走线）也是3W主要的代表。对差分走线来说，走线对间的距离应为1W。电源层噪声和单端信号可能通过容性或感性耦合进差分对的走线。如果那些与差分对无关的走线的物理间隔不到3W，则干扰可能会引起数据的破坏。图7-26为在一个PCB结构中差分财走线布线的例子。
除上述技术之外，为在PCB中避免串扰，也应从PCB设计和布局方面来考虑，例如：
(1)根据功能分类逻辑器件系列，保持总线结构被严格控制。
(2)最小化元器件之间的物理距离。
(3)高速信号线及元器件（如晶振）要远离I/()互连接口及其他易受数据干扰及耦合
影响的区域。
(4)对高速线提供正确的终端。
（5)避免长距离互相平行的走线布线，提供走线间足够的间隔以最小化电感耦合。
(6)相临层（微带或带状线）上的布线要互相垂直，以防止层间的电容耦合。
(7)降低信号到地平面的距离间隔。
(8)分割和隔离高噪声发射源（时钟、I/O、高速互连），不同的信号分布在不同的层中。
(9)尽可能地增大信号线间的距离，这可以有效地减少容性串扰。
(10)降低引线电感，避免电路使用具有非常高阻抗的负载和非常低阻抗的负载，尽量使模拟电路负载阻抗稳定在loQ～lokQ之间。因为高阻抗的负载将增加容性串扰，在使用非常高阻抗负载的时候，由于工作电压较高，导致容性串扰增大，而在使用非常低阻抗负载的时候，由于工作电流很大，感性串扰将增加。
(11)将高速周期信号布置在PCB酌内层。
(12)使用阻抗匹配技术，以保BT证信号完整性，防止过冲。
(13)注意对具有快速上升沿(tr≤3ns)的信号，进行包地等防串扰处理，将一些受EFTlB或ESD干扰且未经滤波处理的信号线布置在PCB的边缘。
(14)尽量采用地平面，使用地平面的信号线相对于不使用地平面的信号线来说将获得15～20dB的衰减。
(15)信号高频信号和敏感信号进行包地处理，双面板中使用包地技术将获得10～15dB
(16)使用平衡线，屏蔽线或同轴线。
(17)对骚扰信号线和敏感线进行滤波处理。
(18)合理设置层和布线，合理设置布线层和布线间距，减小并行信号长度，缩短信号层与平面层的间距，增大信号线间距，减小并行信号线长度（在关键长度范围内），这些措施都可以有效减小串扰。
高速信号 PCB布线技巧
高速信号布线的时候，需要用到传输线理论，布线过程中，有些方法和传统的一般信号布线也有所不同，下面大致给出了一些高频信号线的布线技巧。
1.多层布线
　　高速信号布线电路往往集成度较高，布线密度大，采用多层板既是布线所必须的，也是降低干扰的有效手段。合理选择层数能大幅度降低印板尺寸，能充分利用中间层来设置屏蔽，能更好地实现就近接地，能有效地降低寄生电感，能有效缩短信号的传输长度，能大幅度地降低信号间的交叉干扰等等，所有这些都对高速电路的可靠二工作有利。有资料显示，同种材料时，四层板要比双面板的噪声低20dB。但是，板层数越高，制造工艺越复杂，成本越高。
2.引线弯折越少越好
　　高速电路器件管脚间的引线弯折越少越好。高速信号布线电路布线的引线最好采用全直线，需要转折，可用45°折线或圆弧转折（如图1所示），这种要求在低频电路中仅仅用于提高钢箔的固着强度，而在高速电路中，满足这一要求却可以减少高速信号对外的发射和相互间的耦合，减少信号的辐射和反射。
布线的转折方式
　　3.引线越短越好
　　高速信号布线电路器件管脚间的引线越短越好。引线越长，带来的分布电感和分布电容值越大，对系统的高频信号的通过产生很多的影响，同时也会改变电路的特性阻抗，导致系统发生反射、振荡等。这些我们要避免的问题。
　　4.引线层间交替越少越好
　　高速电路器件管脚间的引线层间交替越少越好。所谓“引线的层间交替越少越好”，是指元件连接过程中所用的过孔越少越好。据测，一个过孔可带来约0.5pf的分布电容，导致电路的延时明显增加，减少过孔数能显着提高速度。这个在后面的过孔的高频特性中将详细说明。
　　5.注意平行交叉干扰
　　高速信号布线电路布线要注意信号线近距离平行走线所引入的“交叉干扰”，若无法避免平行分布，可在平行信号线的反面布置大面积“地”来大幅度减少干扰。同一·层内的平行走线几乎无法避免，但是在相邻的两个层，走线的方向务必取为相互垂直。
　　6.地线包围
　　地线包围，也称地线隔离，对特别重要的信号线或局部单元实施地线包围的措施。有些信号对要求比较严格，要保证信号不受到干扰，比如时钟信号、高速模拟信号、微小模拟信号等。为了保护这些信号尽量少受到周围信号线的串扰和干扰，可在这些信号走线的同时在外围加上保护的地线，将要保护的信号线夹在中间。
　　7.走线避免成环
　　各类信号走线不能形成环路，地线也不能形成电流环路。如果产生环路电路，将在系统中产生很大的干扰。protel自动布线的走线原则除了前面所讲的最短化原则外，还有基于X方向、基于Y方向和菊花链（Daisy
Chain）布线方式。采用菊花链布线能有效避免布线时形成环路，但是也会带来不容易布线的问题。
　　8.布置去耦电容
　　每个集成电路块的附近应设置一个或者几个高频去耦电容。为集成片的瞬变电流提供就近的高频通道，使电流不至于通过环路面积较大的供电线路，从而大大减小了向外的辐射噪声。同时由于各集成片拥有自己的高频通道，相互之间没有公共阻抗，抑止了其阻抗耦合。
　　9.使用高频扼流环节
　　模拟地线、数字地线等接往公共地线时要用高频扼流环节。在实际装配高频扼流环节时用的往往是中心孔穿有导线的高频铁氧体磁珠，在高速信号布线电路原理图上对它一般不予表达，由此形成的网络表（Netlist）就不包含这类元件，布线时就会因此而忽略它的存在。针对此现实，可在原理图中把它当作电感，在PCB元件库中单独为它定义一个元件封装，布线前把它手工移动到靠近公共地线汇合点的合适位置上。
　　10.避免分枝和树桩
　　高速信号布线应尽量避免分枝或者形成树桩（Stub）（如图2所示）。树桩对阻抗有很大影响，可以导致信号的反射和过冲，所以我们通常在设计时应避免树桩和分枝。采用菊花链的方式布线，将对信号的影响降低。
分枝、树状、菊花链走线
　　11.信号线尽量走在内层
　　高频信号线走在表层容易产生较大的电磁辐射，也容易受到外界电磁辐射或者因素的干扰。将高频信号线布线在电源和地线之间，通过电源和底层对电磁波的吸收，所产生的辐射将减少很多。
　　高速电路设计是一个非常复杂的设计过程。在进行高速电路设计时有多个因素需要加以考虑，这些因素有时互相对立。如高速器件布局时位置靠近，虽可以减少延时，但可能产生串扰和显着的热效应；走线时高速信号尽量布线在内层和少打过孔也是一个矛盾。因此在设计中，需权衡各因素，做出全面的折中考虑：既满足设计要求，又降低设计复杂度。高速PCB设计手段的采用构成了设计过程的可控性，只有可控的，才是可靠的，也才能是成功的。
焊盘上是否可以打过孔？
一、MOSFET等大型焊盘的背面可以打过孔。
首先一种情况是焊盘上需要过孔，例如:
我们为了改善MOSFET的散热，在MOSFET的焊盘上打过孔。
注意：在这里大焊盘的过孔处理时，我们需要均匀布孔，保证焊盘是均匀受热的。
二、一些小封装的电阻电容，不要把过孔打在焊盘上。
一般标贴的电阻电容，防止立碑，我们需要做开窗处理。
“立碑”现象常发生在CHIP元件(如贴片电容和贴片电阻)的回流焊接过程中，元件体积越小越容易发生。特别是1005或更小钓0603贴片元件生产中，很难消除“立碑”现象。在表面贴装工艺的回流焊接过程中，贴片元件会产生因翘立而脱焊的缺陷，如图4，人们形象地称之为“立碑”现象(也有人称之为“曼哈顿”现象)。
“立碑”现象的产生是由于元件两端焊盘上的焊膏在回流熔化时，元件两个焊端的表面张力不平衡，张力较大的一端拉着元件沿其底部旋转而致。造成张力不平衡的因素也很多。
传输线及其特征阻抗
一. 什么是传输线
我们经常会用到传输线这一术语，可是讲到其具体定义时，很多工程师都是欲言又止，似懂非懂……
我们知道，传输线用于将信号从一端传输到另一端，下图说明了所有传输线的一般特征，所以可以这样理解：传输线由两条一定长度导线组成，一条是信号传播路径，另一条是信号返回路径。
分析传输线，一定要联系返回路径，单根的导体并不能成为传输线
2.和电阻，电容，电感一样，传输线也是一种理想的电路元件，但是其特性却大不相同，用于仿真效果较好，但电路概念却比较复杂
3.传输线有两个非常重要的特征：特性阻抗和时延
二. 传输线分类
经常用到的双绞线，同轴电缆都是传输线。
对于PCB来说，常有微带线和带状线两种
微带线通常指PCB外层的走线，并且只有一个参考平面
带状线是指介于两个参考平面之间的内层走线
下图为微带线和带状线示意图及其阻抗计算公式，可以从这个公式中看出，阻抗和那些因素有关，但是实际工程应用中，都是用一些专业软件进行阻抗计算，比如Polar
三. 传输线阻抗
先来澄清几个概念，经常会看到阻抗，特性阻抗，瞬时阻抗，严格来讲，他们是有区别的，但是万变不离其宗，它们仍然是阻抗的基本定义.
将传输线始端的输入阻抗简称为阻抗
将信号随时遇到的及时阻抗称为瞬时阻抗
如果传输线具有恒定不变的瞬时阻抗，就称之为传输线的特性阻抗
特性阻抗描述了信号沿传输线传播时所受到的瞬态阻抗，这是影响传输线电路中信号完整性的一个主要因素。如果没有特殊说明，一般用特性阻抗来统称传输线阻抗
简单的来说，传输线阻抗可以用上面的公式来说明，但如果往深里说，我们就要分析信号在传输线中的行为，Eric
Bogatin 博士在他的著作《Signal Integrity
:Simplified》里面有很详细的说明，读者可以找原著来进行细究，这里只做一个简述：
&&当讯号沿着一条具有同样横截面的传输线移动时，假定把1V的阶梯波(step
function)加到这条传输线中(如把1V的电池连接到传输线的发送端，电压跨在发送线和回路之间)，一旦连接，这个电压阶梯波沿着该线以光速传播，它的速度通常约为6英寸/ns。这个信号是发送线路和回路之间的电压差，它可以从发送线路的任何一点和回路的相临点来衡量。
讯号能量在第一个0.01ns前进了0.06英寸，这时发送线路有多余的正电荷(由电池提供)，而回路有多余的负电荷，正是这两种电荷差维持着这两个导体之间的1V电压差，且这两个导体间也形成了一个电容器。在下一个0.01ns中，又要将下一段0.06英寸传输线的电压从0调整到1V，这必须再加一些正电荷到发送线路，与加一些负电荷到接收线路。每移动0.06英寸，必须把更多的正电荷加到发送线路，而把更多的负电荷加到回路。每隔0.01ns，必须对传输线路的另外一段进行充电，然后信号开始沿着这一段传播。电荷来自传输线前端的电池，当讯号沿着这条线移动时，就给传输线的连续部份充电，因而在发送线路和回路之间形成了1V的电压差。每前进0.01ns,就从电池中获得一些电荷(±Q)，恒定的时间间隔(±t)内从电池中流出的恒定电量(±Q)就是一种恒定电流。流入回路的负电流实际上与流出的正电流相等，而且正好在信号波的前端，交流电流藉由上、下线路组成的电容，结束整个循环过程。
讯号传递时，会在传输线内建立一个电场，而这讯号传递的速度取决于在讯号与回路周围金属材质的电荷充放电与磁场生成速度。
对电池来说，当信号沿着传输线传播，并且每隔0.01ns对连续0.06英寸传输线段进行充电。从电源获得恒定的电流时，传输线看起来像一个阻抗器，并且它的阻抗值恒定，这可称为传输线路的浪涌阻抗(surge
impedance)。同样地，当信号沿着线路传播时，在下一步之前(0.01ns之内)，把这一步的电压提高到1V所需供应的能量(电流)，这就涉及到瞬时阻抗的概念。
如果信号以稳定的速度沿着传输线传播，并且传输线具有相同的横截面，那么在0.01ns中每前进一步需要相同的电荷量，以产生相同的信号电压。此时，信号着这条线前进时，会遭遇同样的瞬时阻抗，这被视为传输线的一种特性，被称为特性阻抗。如果信号在传递过程的每一步的特性阻抗相同，那么该传输线可认为是可控阻抗(controlled
impedance)传输线。
瞬时阻抗或特性阻抗，对信号传递质量而言非常重要。在传递过程中，如果下一步的阻抗和上一步的阻抗相等，工作可顺利进行，但若阻抗发生变化(阻抗不匹配)，那会出现一些问题。为了达到最佳信号质量，设计目标是在信号传递过程中尽量保持阻抗稳定，首先必须保持传输线特性阻抗的稳定，因此，可控阻抗板的生产变得越来越重要。另外，其它的方法，如余线(stub)长度最短化、末端去除和整线使用，也用来保持信号传递中瞬时阻抗的稳定。
四. 传输线阻抗的计算
设计一个预定的特性阻抗，需要不断调整线宽、介质厚度和介电常数。如果知道传输线长度和材料的介电常数，就可以计算出特性阻抗以及其它参数
求解特性阻抗的途径有三种：
1. 经验法则；
2. 解析近似；
3. 采用数值仿真的场求解器。
这里只看看经验法则，其中两种还是交给专业的软件或者PCB人员吧
经验法则：FR4上50Ω微带线的线宽w等于介质厚度h的两倍。50Ω带状线，两平面间总介质厚度b等于线宽w的两倍。
PCB的阻抗控制
&&没有阻抗控制的话，将引发相当大的信号反射和信号失真，导致设计失败。常见的信号，如PCI总线、PCI-E总线、USB、以太网、DDR内存、LVDS信号等，均需要进行阻抗控制。阻抗控制最终需要通过PCB设计实现，对PCB板工艺也提出更高要求，经过与PCB厂的沟通，并结合EDA软件的使用，按照信号完整性要求去控制走线的阻抗。
不同的走线方式都是可以通过计算得到对应的阻抗值。
微带线（microstrip
&它由一根带状导线与地平面构成，中间是电介质。如果电介质的介电常数、线的宽度、及其与地平面的距离是可控的，则它的特性阻抗也是可控的，其精确度将在±5％之内。
带状线（stripline）
带状线就是一条置于两层导电平面之间的电介质中间的铜带。如果线的厚度和宽度，介质的介电常数，以及两层接地平面的距离都是可控的，则线的特性阻抗也是可控的，且精度在10%之内。
多层板的结构：
　　为了很好地对PCB进行阻抗控制，首先要了解PCB的结构：
　　通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。
　　通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ（1OZ约为35um或1.4mil）三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。
　　多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。
　　当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构：
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