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数字逻辑第3章
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数字逻辑第四章课后答案
盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答习题 4 解答4-1 试用与非门设计实现函数 F(A,B,C,D)=Σ m(0,2,5,8,11,13,15)的组合逻辑电路。解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。AB 00 01 11 10 CD 00 1 0 0 1 01 0 1 1 0 11 0 0 1 1 10 1 0 0A0&&B化简后的函数F ? B ? C ? D ? A ? B ? D ? BCD ? ACD ? B ? C ? D ? A ? B ? D ? BCD ? ACD ? B ? C ? D ? A ? B ? D ? BCD ? ACD&& &C& &F&D&4-2试用逻辑门设计三变量的奇数判别电路。若输入变量中 1 的个数为奇数时， 输出为 1，否则输出为 0。 解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。 真值表： A B C 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Y 0 1 1 0 1 0 0 14- 1逻辑函数表达式：Y ? A? B ? C ? A? B ? C ? A? B ? C ? A? B ? C? ( A ? B) ? C逻辑图 =1 Y=1 A B C盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答4-3用与非门设计四变量多数表决电路。当输入变量 A、B、C、D 有三个或三个 以上为 1 时输出为 1，输入为其他状态时输出为 0。 解： 真值表： A B C 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1C&先用卡诺图化简，然后变换成与非-与非表达式：AB 00 01 11 10CD00 0 0 0 001 0 0 1 011 0 1 1 110 0 0 1 0逻辑图A&B& &Y逻辑函数表达式：Y ? ABD ? ABC ? BCD ? ACD ? ABD ? ABC ? BCD ? ACD ? ABD ? ABC ? BCD ? ACD4-4D&用门电路设计一个代码转换电路，输入为 4 位二进制代码，输出为 4 位循环码。解：首先根据所给问题列出真值表，然后用卡诺图化简逻辑函数，按照化简 后的逻辑函数画逻辑图。4- 2盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答真值表： A B C D Y1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Y2 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 Y3 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 Y4 0 1 1卡诺图化简：AB 00 01 11 CD 00 0 0 1 1 01 0 0 1 1 11 0 0 1 1 10 0 0 1 10 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 10 0 1 1 0 0 1 1 0 0 1 1 0AB 00 01 11 10 CD 10Y1 的卡诺图00 0 1 0 101 0 1 0 111 0 1 0 110 0 1 0 1Y2 的卡诺图 CD CDAB 00 01 11 1000 0 1 1 001 0 1 1 011 1 0 0 110 1 0 0 1AB 00 01 11 1000 0 0 0 001 1 1 1 111 0 0 0 010 1 1 1 1Y3 的卡诺图Y4 的卡诺图化简后的逻辑函数：逻辑图Y1 ? AY2 ? AB ? AB ? A ? BY1 Y2=1Y3=1Y4=1Y3 ? BC ? BC ? B ? CY4 ? CD ? C D ? C ? D4- 3ABCD盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答4-5 图 4.48 所示是一个由两台水泵向水池供水的系统。 水池中安置了 A、 C 三个水位传感器。 B、 当水池水位低于 C 点时，两台水泵同时供水。当水池水位低于 B 点且高于 C 点时，由水泵 M1 单独供水。当水池水位低于 A 点且高于 B 点时，由水泵 M2 单独供水。当水池水位高于 A 点时，两台水泵都停止供水。试设计一个水泵控制电路。要求电路尽可能简单。M1A BCM2图 4.48 习题 4-5 的示意图 解：设水位低于传感器时，水位传感器的输出为 1，水位高于传感器时，水 位传感器的输出为 0。 首先根据所给问题列出真值表。其中有几种情况是不可能出现的，用约束项 表示。 A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 M1 M2 0 0× × × × × × BC A 0 1 0 0 00 01× ×11 10× ×BC A 0 1 0 100 01× ×11 10× ×11100×1× M1 的卡诺图 M2 的卡诺图1 10 1 如果不利用约束项化简如果利用约束项化简M1 ? BM1 ? ABM 2 ? C ? AB逻辑图M 2 ? ABC ? AB ? C ? A( B ? C)M2≥1M1M1&M2& =& 1BA CA B(b) 不用约束项化简4- 4C(a) 用约束项化简盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答习题 4-5 的逻辑图4-6 试用 3 线-8 线译码器 74HC138 和门电路实现如下多输出逻辑函数并画出逻辑图。Y1 ? ABC ? A( B ? C)Y2 ? AC ? ABY3 ? ( A ? B )( A ? C )Y4 ? ABC ? A ? B ? C解：先将逻辑函数变换成最小项之和的形式Y1 ? ABC ? AB ? AC ? ABC ? ABC ? ABC ? A ? BCY2 ? ABC ? A? B ? C ? ABC ? AB ? CY3 ? AB ? AC ? ABC ? ABC ? ABC ? ABC再变换成与 74HC138 一致的形式Y1 ? ABC ? ABC ? ABC ? A ? BC ? m5 ? m3 ? m2 ? m11 逻辑图 Y4Y2 ? ABC ? A ? B ? C ? ABC ? AB ? C ? m7 ? m4 ? m3 ? m2 Y3 ? ABC ? ABC ? ABC ? ABC ? m7 ? m5 ? m3 ? m2Y4 ? ABC ? A ? B ? C ? m7 ? m0A B CY0 Y1 S3 Y2 74HC138 Y3 Y4 Y5 A2 Y6 A1 Y7 A0S1 S2& &Y1&Y2&Y3令 74HC138 的 A2= A，A1=B，A0= C，4-7试用 3 线-8 线译码器 74HC138 和逻辑门设计一组合电路。该电路输入 X， 输出 Y 均为 3 位二进制数。二者之间关系如下： 当 2≤X&7 时， Y=X－2 X&2 时, X=7 时, Y=1 Y=6逻辑图解：首先根据所给问题列出真值表。 X2 0 0 0 0 1 1 X1 0 0 1 1 0 0 X0 0 1 0 1 0 1 Y2 0 0 0 0 0 0 Y1 0 0 0 0 1 1 Y0 1 1 0 1 0 1S3 S2 S11Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0&Y2 Y1X2 4 - 5 X1 X0A2 A1 A074HC138&&Y0盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答1 11 10 11 10 10 0逻辑函数： Y2 ? m6 ? m7 ? m 6 ? m 7Y1 ? m4 ? m5 ? m7 ? m 4 ? m5 ? m 7 Y0 ? m0 ? m1 ? m3 ? m5 ? m 0 ? m1 ? m 3 ? m54-8 试用 4 选 1 数据选择器产生逻辑函数Y ? A ? B ? C ? A ? C ? BC解：将逻辑函数变换成最小项之和的形式Y ? AB ? C ? ABC ? A ? B ? C ? ABC ? ABC若用输入变量 AB 作为地址，C 作为数据输入，则Y ? AB ? C ? AB ? 1 ? A ? B ? C ? ABC即 A1=A，A0=B，D0= D2= C ，D1=1，D3=C。逻辑图如下图(a)所示。 若用输入变量 AC 作为地址， B 作为数据输入，则Y ? AC ? B ? A ? C ? 1 ? AC ? B ? ACB即 A1=A，A0=C，D0=1， D2= B ，D1=D3= B。逻辑图如下图(b)所示。 B CA B1A C 111A1 A0 D3 D2 D1 D0A1 A0D3 D2 D1 D04 选 1 数据选择器 Y4 选 1 数据选择器 YY(a) AB 作为地址 4-9Y (b) AC 作为地址分析图 4.49 所示电路，写出输出 Y 的逻辑函数式并化简。1DD 0A B CA0 A1 A2D0 D1 D2 D3 D4 D5 D6 D7 8 选 1 数据选择器 FY4- 6盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答图 4.49 习题 4-9 的电路 解：8 选 1 数据选择器 C =A2，B=A1，A =A0， D7= D3 =0，D2=1，D5=D4= D1= D0=D ，D6= D 逻辑函数 ，Y ? DCB A ? DC BA ? DC B ? A ? CB A ? DC ? BA ? DC ? B ? A卡诺图化简DC 00 01 11 10 BA 00 0 0 1 1 01 0 0 1 1 11 0 0 0 0 10 1 1 0 1化简后的逻辑函数Y ? DB A ? D B ? DC ? A4-10 试用 8 选 1 数据选择器产生逻辑函数Y ? AC ? ABC ? A ? BC解：Y ? AC ? ABC ? A ? BC ? ABC ? ABC ? ABC ? A ? BC令 A=A2，B=A1，C=A0，D7= D5= D2= D1=1，D6= D4= D3= D0=0，逻辑图01D0 D1 D2 D3 D4 D5 D6 D7 8 选 1 数据选择器 ZA B CA2 A1 A0Y4-11 试用 3 线-8 线译码器 74HC138 和最少数量的二输入逻辑门设计一个不 一致电路。当 A、B、C 三个输入不一致时，输出为 1，三个输入一致时，输出 为 0。4- 7盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答解：首先根据所给问题列出真值表。 真值表： A B C 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Y 0 1 1 1 1 1 1 0如果直接按照真值表写出逻辑函数表达式， 很难用二输入逻辑门实现。 但是， 观察真值表不难发现，真值表中只有两行的 Y 为 0，因此，按照真值表写出反函 数表达式，应该容易用二输入逻辑门实现。 逻辑函数表达式： Y ? A ? B ? C ? ABCY ? Y ? A? B ? C ? ABC题目要求用 3 线-8 线译码器 74HC138 实现， 74HC138 的每个输出对应一 而 个最小项的反，因此，还必须把逻辑函数式变换成与 74HC138 的逻辑函数相同 的形式。Y ? A ? B ? C ? ABC ? A ? B ? C ? ABC ? m0 ? m 7逻辑图 1S3 S2 S1Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0C B A4- 8A2 A1 A074HC138&Y盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答4-12试用 8 选 1 数据选择器产生逻辑函数Y ? ACD ? A ? BCD ? ABCD ? BC ? BC ? D解：Y ? ACD ? A ? BCD ? ABCD ? BC ? BC ? D ? ABCD ? AB ? CD ? A ? BCD ? ABCD ? ABCD ? ABCD ? ABCD ? ABC ? D ? ABC ? D如果用 ABC 作为数据选择器的地址（A=A2，B=A1，C=A0） 作为数据， ，D 则函数变换成Y ? AB ? CD ? A ? BCD ? ABC ? 1 ? ABC ? 1 ? ABC ? 1 ? ABC ? DD7= D6=D3 =1， D5= D0=0， D4= D1=D ， D2= D ，CA0 A1 A2 D0 D1 D2 D3 D4 D5 D6 D7 8 选 1 数据选择器 FDD1BAY如果用 BCD 作为数据选择器的地址（B=A2，C=A1，D=A0） 作为数据， ，A 则函数变换成Y ? ABCD ? AB ? CD ? A ? BCD ? 1? BCD ? 1? BCD ? 1? BC ? DD7= D6= D4=1，D2= D0=0， D5= D1=A， D3 = A0AA1DCA0 A1 A2D0 D1 D2 D3 D4 D5 D6 D7 8 选 1 数据选择器 FB4-13Y根据表 4.23 所示的功能表设计一个函数发生器电路，用 8 选 1 数据选择器实现。表 4.23 习题 4-13 的功能表 S1 S0 Y 0 0 A⊙B4- 9A? B盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答0 1 11 0 1A?B A+B解：首先根据所给问题列出真值表。 真值表： S1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 S0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 卡诺图化简ABS1 S0 00 01 11 1000 1 0 0 001 0 0 1 111 1 1 0 110 0 0 1 1化简后 Y ? S1 AB ? S1 S 0 AB ? S1 AB ? S1 AB ? S1 ? S 0 ? A ? B 用 S1AB 作为地址，S0 作为数据输入，即 S1=A2，A= A1，B = A0。函数变换 Y ? S 1 AB ? S1 S 0 AB ? S1 AB ? S1 AB ? S 1 ? S 0 ? A ? B? S 0 ? S 1 ? A ? B ? 1 ? S 1 AB ? 1 ? S1 AB ? 1 ? S1 AB ? S 0 ? S1 AB为D6= D5= D3 = 1，D1=D2= D4=0，D7= D0= S 0 ，因此，画出逻辑图如下：0逻辑图1S01BA S1A0 A1 A2D0 D1 D2 D3 D4 D5 D6 D7 8 选 1 数据选择器 FY4 - 10盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答4-14 图 4.50 所示是由 3 线 8 线译码器 74HC138 和 8 选 1 数据选择器构成的 电路。试分析 ① 当数据 C2C1C0= D2D1D0 时，输出 F=? ② 当数据 C2C1C0≠D2D1D0 时，输出 F=?1Y7 Y6 Y5 Y4 74HC138 Y 3 Y2 Y1 A 2 A1A 0 Y 0C 2 C1 C 0S1 S2 S3D7 D6 D58选1 数据 选择器D4D3YFD2D1D 0 A 2 A1 A 0D 2 D1 D 0图 4.50 习题 4-14 的电路 解： ① 当数据 C2C1C0= D2D1D0 时，输出 F=0 ② 当数据 C2C1C0≠D2D1D0 时，输出 F=1 这个电路可以检验数据 C2C1C0 与 D2D1D0 是否相同。 4-15设计用 3 个开关控制一个电灯的逻辑电路， 要求改变任何一个开关的状态都能控制电灯由亮 变灭或者由灭变亮。用数据选择器实现。解：用 A、B、C 分别表示 3 个开关的状态，Z=1 表示电灯亮，Z=0 表示电 灯灭。令 ABC=000 时的状态 Z=0。 （注：此处先用格雷码写出变化表比较容易得 真值表，初始状态也很重要） 真值表： A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Z 0 1 1 0 1 0 0 1 逻辑函数表达式：Z ? A? B ? C ? A? B ? C ? A? B ? C ? A? B ? C4 - 11盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答C3 个变量，可以用 4 选 1 数据选择器实现。 若用输入变量 AB 作为地址， C 作为数据输入，A B1A1 A0D3 D2 D1 D0即 A1=A，A0=B，D0= D3=C，D1=D2= C 。逻辑图 4-164 选 1 数据选择器 YZ试用逻辑门设计一个带控制端的半加/半减器， 控制端 X=1 时为半加器， X=0 时为半减器。 解：根据所给问题列出真值表。A、B 为加/减的两个数。做加法运算时，S 为半加/半减的和/首先差的输出，CO 为进位输出。做减法运算时，S 为差的输出， CO 为借位输出。 半加器的功能是 S=A+B。半减器的功能是 S=A－B。 真值表： X A B 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 S 0 1 1 0 0 1 1 0 CO 0 1 0 0 0 0 0 1逻辑函数不能化简，但是可以变换成异或表达式。S ? X ? AB ? X AB ? X AB ? XAB ? X ( A ? B) ? X ( A ? B)S =1 CO &? A? BCO ? X ? AB ? XAB=? ( X ? A) BA BX按照变换后的逻辑函数画逻辑图。4-17试用 3 线-8 线译码器 74HC138 和门电路设计一个 1 位二进制全减器电路。 输入是被减数、减数和来自低位的借位；输出是两数之差和向高位的借位信号。 解：全减器的功能是 Si=Ai－Bi－Ci。首先根据所给问题列出真值表。 真值表： Ai Bi Ci 逻辑函数： Si COSi ? Ai ? BiCi ? Ai Bi Ci ? Ai Bi ? Ci ? Ai BiCi4 - 12盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答0 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 1 1 0 1 0 0 10 1 1 1 0 0 0 1CO ? Ai ? BiCi ? Ai Bi Ci ? Ai BiCi ? Ai BiCi把逻辑函数式变换成与 74HC138 的逻辑函数相同的形式：Si ? Ai ? B i Ci ? Ai Bi C i ? Ai B i ? C i ? Ai Bi Ci ? m1 ? m2 ? m4 ? m7 ? m1 ? m 2 ? m 4 ? m 71S3 S2 S1CO ? Ai ? B iCi ? Ai Bi C i ? Ai BiCi ? Ai BiCi ? m1 ? m2 ? m3 ? m7 ? m1 ? m 2 ? m 3 ? m 7逻辑图 4-18 Ai Bi CiY7 Y6 Y5 Y4 Y3 Y2 Y1 Y0A2 A1 A0试用 4 位数据比较器 CC14585 设计一个判别电路。若输入的数据代码 D3D2D1D0&1001 时，判别电路输出为 1，否则输出为 0。 解：从 CC14585 的一个端口输入数据 D3D2D1D0，另一个端口输入 1001。 CC14585 的扩展输入端 IA&B 和 IA=B 必须接高电平，IA&B 必须接低电平。逻辑图 D0 D1 D2 D3 174HC138&Si&CO1 0 0 1A0 A1 A2 CC14585 A3 I A? B YA?B I A? B YA?B I A? B YA?B B0 B1 B2 B3F4-19 试 根 据 表 4.24 的 功 能 表 ， 用 逻 辑 门 设 计 一 个 数 据 分 配 器 （Demultiplexer） 1、A0 为地址输入，D 为数据输入，W3、W2、W1、W0 为数 。A 据输出。数据分配器的功能正好与数据选择器相反，是按照所给的地址把一个输 入数据从 N 个输出通路中选择一个输出，如图 4.51 所示。 表 4.24 习题 4-19 的功能表4 - 13盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答A1 0 0 0 0 1 1 1 1A0 0 0 1 1 0 0 1 1D 0 1 0 1 0 1 0 1W3 W2 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0W3 W2 W1 W0W1 0 0 0 1 0 0 0 0W0 0 1 0 0 0 0 0 0DDeMUXA1 A 0图 4.51 数据分配器 解：表 4.24 的功能表可以简化为 A1 0 0 1 1 逻辑函数 A0 0 1 0 1 W3 W2 0 0 0 0 0 D D 0 W1 W0 0 D D 0 0 0 0 0逻辑图W3&W2&W1&W0&W0 ? A1 ? A0 ? D W1 ? A1 A0 ? DW2 ? A1 A0 ? DW3 ? A1 A0 ? D4-20 试比较图 4.52 所示两个逻辑电路的功能。A11A01DF1&10 1D0 D1 D2 D3 D4 D5 D6 D7 8 选 1 数据选择器 YDC B AA0 A1 A2Y15 Y14 Y13 Y12 Y11 Y10 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y04 - 16译码器 A 3 A 2 A1 A 0AF2BC4 - 14D盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答图 4.52 习题 4-20 的电路 解：根据图 4.52 写出逻辑函数式。F1 ? m15 ? m13 ? m10 ? m8 ? m6 ? m5 ? m4 ? m0 ? ABCD ? ABCD ? ABC D ? AB ? C ? D ? ABC D ? ABCD ? ABC ? D ? A ? B ? C ? D ? ABCD ? ABCD ? ABC D ? AB ? C ? D ? ABC D ? ABCD ? ABC ? D ? A ? B ? C ? D8 选 1 数据选择器的连接关系是： D6= D7= D，D1=0，D2= 1，D5= D4= D3= D0= D ，A2=A，A1= B，A0= C ， 所以，F2 ? ABC ? D7 ? ABC ? D6 ? ABC ? D5 ? AB ? C ? D4 ? ABC ? D3 ? ABC ? 1 ? A ? B ? C ? D0 ? ABCD ? ABCD ? ABC D ? AB ? C ? D ? ABC D ? ABC ? A ? B ? C ? D ? ABCD ? ABCD ? ABC D ? AB ? C ? D ? ABC D ? ABCD ? ABC ? D ? A ? B ? C ? D比较 FI 和 F2 的，可看出，两个电路的逻辑函数相同，所以逻辑功能也相同。4-21用 VHDL 设计一个代码转换电路，输入为 4 位循环码，输出为 4 位二进制代 码。 解：首先画出代码转换电路的系统框图，如G3 B3… … 代码转换电路 … … G0 B0根据所给问题列出真值表。 G3 0 0 0 0 0 0 0 0 G2 0 0 0 0 1 1 1 1 G1 0 0 1 1 1 1 0 0 G0 0 1 1 0 0 1 1 0 B3 0 0 0 0 0 0 0 0 B2 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 B1 B0 0 1 0 1 0 1 0 14 - 15盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答1 1 1 1 1 1 1 11 1 1 1 0 0 0 00 0 1 1 1 1 0 00 1 1 0 0 1 1 01 1 1 1 1 1 1 10 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 1根据系统框图写 VHDL 程序的 Entity，用行为描述的方法，根据真值表写 VHDL 程序的 Architecture。 VHDL 程序如下： --Gray code to Bina use ieee.std_logic_1164. entity gray2binary is port( grayin : in std_logic_vector(3 downto 0); binaryout : out std_logic_vector(3 downto 0)); end gray2 architecture behave of gray2binary is begin with grayin select binaryout &= &0000& when &0000&, &0001& when &0001&, &0010& when &0011&, &0011& when &0010&, &0100& when &0110&, &0101& when &0111&, &0110& when &0101&, &0111& when &0100&, &1000& when &1100&, &1001& when &1101&, &1010& when &1111&, &1011& when &1110&, &1100& when &1010&, &1101& when &1011&, &1110& when &1001&, &1111& when &1000&,4 - 16盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答4-22 用 VHDL 设计一个代码转换逻辑电路。把 4 位二进制代码转换成 7 段字符显示代码。能显 示数字 0~9 和字母 A，b，C，d，E，F。解：电路的输入是 4 位代码，输出是 7 位代码。用 D3~D0 作为输入信号名， 用 Ya~Yg 作为输出信号名，分别对应 a、b、c、d、e、f、g 这 7 个段。 系统框图Ya Yb Yc Yd Ye Yf Yg… …代码转换电路 D3 D2 D1 D0…列出代码转换逻辑的真值表。 表 4.12 D3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 D2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 D1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Ya 1 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 Yb 1 1 1 1 1 0 0 1 1 1 1 0 0 1 0 0 Yc 1 1 0 1 1 1 1 1 1 1 1 1 0 1 0 0 代码转换逻辑电路的真值表 Yd 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 0 Ye Yf Yg 1 0 1 0 0 0 1 0 1 0 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 0 1 1 1 1 0 1 1 1 显示字符 0 1 2 3 4 5 6 7 8 9 A b C d E F 字形根据系统框图设计 VHDL 程序的 entity，用行为描述的方法，根据真值表设4 - 17盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答计 VHDL 程序的 architecture。 use ieee.std_logic_1164. entity bcd2seg7 is port( bcdin : in segout : out end bcd2seg7; architecture behav of bcd2seg7 is begin with bcdin select segout &= &1111110& when &0000&, &1101101& when &0010&, &1111001& when &0011&, &0110011& when &0100&, --display&4&; &1011011& when &0101&, &1011111& when &0110&, &1110000& when &0111&, &1111111& when &1000&, &1110011& when &1001&, &1110111& when &1010&, &0011111& when &1011&, &1001110& when &1100&, &0111101& when &1101&, &1001111& when &1110&, &1000111& when &1111&, &0000000&4-22 (有没有简单方法呢？)std_logic_vector(3 downto 0); std_logic_vector(6 downto 0));--display&0&&0110000& when &0001&, --display&1&;--display&7&; --display&9&; --display&A&; --display&b&; --display&C&; --display&d&; --display&E&; --display&F&;用 VHDL 设计一个代码转换逻辑电路。把 7 位的 ASCII 码转换成 7 段字符 显示代码。能显示数字 0~9，字母 A，b，C，d，E，F，H，L，o，P，U，等。 解： ASCII 码 字符 0 A6 0 A5 1 A4 1 A3 0 A2 0 A1 0 A0 Ya Yb 0 1 1 7 段字符显示代码 Yc 1 Yd 1 Ye 1 Yf 1 Yg 0 字形4 - 18盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答1 2 3 4 5 6 7 8 9 A b C d E F H L o P U0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 0 1 0 1 0 0 0 0 1 0 01 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 10 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 0 00 0 0 1 1 1 1 0 0 0 0 0 1 1 1 0 1 1 0 10 1 1 0 0 1 1 0 0 0 1 1 0 0 1 0 0 1 0 01 0 1 0 1 0 1 0 1 1 0 1 0 1 0 0 0 1 0 10 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 01 1 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 1 11 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 0 1 0 10 1 1 0 1 1 0 1 0 0 1 1 1 1 0 0 1 1 0 10 1 0 0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 10 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 0 1 10 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 04-23 用 VHDL 设计一个 16 位全加器。 解：4-24用 VHDL 设计一个 8 位数值比较器。 解：4-25 用 VHDL 设计一个四位超前进位加法器。 解：4 - 19盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答-- 4-Bit carry-look-ahead Full A use ieee.std_logic_1164. entity FULL_ADDER1 is port ( A, B : in bit_vector(3 downto 0); Cin : S : out bit_vector(3 downto 0); Cout : out BIT); end FULL_ADDER1; -architecture FULL_ADDERp of FULL_ADDER1 is signal sA,sB,sS : bit_vector(3 downto 0); signal sCin , sCout : signal sC : bit_vector(3 downto 0) ; signal sT : bit_vector(3 downto 0) ; signal sG : bit_vector(3 downto 0) ; begin sA &= A ; sB &= B ; sCin &= C sT(0) &= sA(0) xor sB(0) ; sG(0) &= sA(0) and sB(0) ; sT(1) &= sA(1) xor sB(1) ; sG(1) &= sA(1) and sB(1) ; sT(2) &= sA(2) xor sB(2) ; sG(2) &= sA(2) and sB(2) ; sT(3) &= sA(3) xor sB(3) ; sG(3) &= sA(3) and sB(3) ; -sC(0)&=sG(0) or (sT(0) And sCin) ; --C0 sC(1)&=sG(1) or (sT(1) and (sG(0) or (sT(0) and sCin))); --C1sC(2)&=sG(2) or (sT(2) and (sG(1) or (sT(1) and (sG(0) or (sT(0) and sCin))))); --C2 sC(3)&=sG(3) or (sT(3) and (sG(2) or (sT(2) and (sG(1) or (sT(1) and (sG(0) or (sT(0) and sCin))))))); --C3--P0 --G0 --P1 --G1 --P2 --G2 --P3 --G3-sS(0) &= sT(0) xor sCin sS(1) &= sT(1) xor sC(0) ; sS(2) &= sT(2) xor sC(1) ; ; --S0 --S1 --S24 - 20盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答sS(3) &= sT(3) xor sC(2) ; -S &= sS ; Cout &= sC(3) ;--S34-26 试用两片 74HC138 实现 8421 BCD 码的译码。 解： 输入的 8421 BCD 码的 D0~D2 位直接与 74HC138 的代码输入端连接， 8421 BCD 码的 D3 分别与 74HC138 的一个使能端连接。当 D3=0 时， Z0~Z7 中的某个 输出有效；D3=1 时，Z8 或 Z9 输出有效。 逻辑图：S3 S2 S1Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0A2 A1 A074HC138Z9 Z8 Z7D3S3 S2 S11D2 D1 D0A2 A1 A074HC138Z04 - 21盛建伦： 《数字逻辑与 VHDL 逻辑设计》习题解答4 - 22
《数字逻辑》第二章 习题... 11页 2下载券第​四​章​ ​《​数​字​逻​辑​》​(​第​二​版​)​习​题​答​案 ...数字逻辑课程作业_A 交卷时间: 16:55:11 一、单选题 1. (4 ...(D) 纠错得分:0 知识点:第四章 收起解析 答案 B 解析第四章组合逻辑电路...关键词:数字逻辑课后答案 同系列文档 数字逻辑课后答案 第二章 数字逻辑课后答案 第三章 数字逻辑课后答案 第四章 数字逻辑课后答案 第五章1...数字逻辑设计第四章_工学_高等教育_教育专区。数字逻辑设计与应用第四章课后题部分答案 4.5 答:在利用定理时,没有考虑到运算先后顺序,“?”的优先级高于“+”,...关键词:数字逻辑课后答案 同系列文档 数字逻辑课后答案 第三章 数字逻辑课后答案 第四章 数字逻辑课后答案 第五章 数字逻辑课后答案 第六章1...数字逻辑习题_工学_高等教育_教育专区。第一章 1.1 将下列二进制数转换为...(a) (b) 6.7 某同学用 555 定时器接成一个单稳态触发器如题 16 图所示...数字逻辑(第六版 白中英)课后习题答案_理学_高等教育_教育专区。数字逻辑(第六版 白中英)课后习题答案第四章 第四章习题答案 1.设计 4 个寄存器堆。 解: WR...数字逻辑第四章_数学_自然科学_专业资料。白中英第六版答案 第四章 1.设计 4 个寄存器堆。 解: WR 寄存器组 DR 习题答案 数据输入 D M U X M U X ...数字逻辑 (第四版) (欧阳星... 13页 2财富值 数字逻辑课后答案第六章 33...第4章 课题 第4章 集成触发器 教学目的 重点与 难点 教学方法 理论 实验 12...数字逻辑课后答案 第四章... 7页 1下载券 数字逻辑设计第四章_1_ 17页 1...第四章 组合逻辑电路 ---1 : 在组合电路中...
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