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ISE联合modelsim功能仿真和综合后仿真
ISE联合modelsim功能仿真和综合后仿真
1、代码输入
(1)、新建一个ISE工程，名字为count4。
(2)、新建一个verilog文件
(3)、选择verilog module 输入file name为count4，单击next默认知道finish。
(4)、在count4.v文件中输入以下代码
module count4(out,reset,clk
output [3:0]
input reset,
always@(posedge clk) begin
out&=out+1;
(5)、新建一个testbench文件（综合时，不参与综合），和第（2）步骤相同
(6)、选择 verilog Test Fixture。
(7)、创建完成后，输入以下代码
module count4_
wire [3:0]
parameter DELY=100;
count4 mycount(.out(out),.reset(reset),.clk(clk));
//count4 mycount(out,reset,clk);
若简写，功能仿真正确，时序仿真会因为端口不匹配，//会出错
always #(DELY/2) clk=~
initial begin
#DELY reset=1;
#DELY reset=0;
#(DELY*200) $
initial $monitor($time,,,"clk=%d reset=%d out=%d",clk,reset,out);
注：可以修改文件的属性，是否为testbench或者为verilog文件。右击要修改的文件。选择source properties
修改属性，simulation为testbench
.implementation为正常的verilog文件
2、功能仿真
功能仿真放在综合前面，是因为大型程序综合需要很长的时间，而功能仿真不需要综合，可以先功能仿真，确保代码的正确性。功能仿真正确后，再综合，然后进行综合后仿真。
（1）、切换到simulation。选择behavioral。
（2）、单击选中count4_tb文件，然后双击simulate behavioral model。
（3）、在modelsim，查看波形等内容。
3、时序（综合后）仿真
时序仿真将时延考虑进去，包括综合后产生的（与、或、非）门时延，还有布局布线产生的时延。
综合（Synthesize），就是将HDL语言设计输入翻译成由与、或、非门和RAM、触发器等逻辑单元组成的网表。综合后可生成综合后仿真模型（Generate Post-Synthesis Simulation Model）。
综合后，进行ISE的实现（Implement），包括翻译、映射、布局布线。在这三个过程中都可以生成一个仿真模型(翻译和映射不会产生延时，因此常用布局布线后产生的仿真模型进行时序仿真)
（1）、进行综合，双击 Synthesize – XST ，想生成 Post-Synthesis Simulation Model，双击Generate Post-Synthesis Simulation Model即可，会在工程文件夹下生成netgen\synthesis\count4_synthesis.v等文件
（2）、进行实现，双击 Implement Design ，完成后，双击Generate Post-Place & Route Simulation Model.。生成布局布线后仿真模型。
（3）、切换到 Simulation ,选中Post-route。
（4）、然后选中count4_tb文件，双击下面的Simulate Post-Place&Route Model，启动modelsim。
（5）、在modelsim中观察仿真波形。可以看到输出out有明显的延时。
本文出自 “李海川” 博客，请务必保留此出处http://lihaichuan./870
转自:/support/answers/45668.htm 疑问描述 How do you run Post Synthesis Simulation in ISE Project Navigator? 解决方案 Follow these steps to run simulation: Create the p ...
今天晚上看了一下网上的资源,找到一篇很好的文章,帮了我大忙,让我分清了仿真的几个阶段的区别,以及一些基本概念.产生的文件的位置. (1).新建一个ISE工程,名字为count4. (2).新建一个verilog文件
(3).选择verilog module 输入file name为count4,单击next默认知道finish. (4).在count4 ...
首先,我把我用到的软件说明一下.如果你发现根据我的操作,你还是解决不了ModelSim后仿真的问题,那就可能是软件版本的问题.1, ModelSim Se 6.1b2, Synplify Pro 7.5.13, ISE 5.2i
(这个是老了点)4, WindowsXP(这个应该没有多大的关系)
还有就是我使用的是verilog,我想VHDL的方法与v ...
使用ISE调用modelsim进行仿真,需要分别安装破(po)解(jie)ISE和modelsim,然后在modelsim中生成ISE的库.我将从网上找的文章链接贴在此处,以备后用.这篇文章包含了从安装开始到使用ISE调用modelsim进行仿真的全过程. 一. ISE的安装破(po)解(jie)不赘述,安装最后添加lisence即可. 二.models ...
作者:李秋凤,华清远见嵌入式学院讲师. 仿真可以分为前仿真和后仿真,前仿真是功能仿真,目标是分析电路的逻辑关系的正确性,仿真速度快,可以根据需要观察电路输入输出端口和电路内部任一信号和寄存器的波形,后仿真是将电路的门延迟参数和各种电路单元之间的连线情况考虑在内后进行仿真,得到的仿真结果接近真实的应用情况,后仿真的速度相对于前仿真慢得多,在观测内部节点波形时比 ...quartus ii 中仿真如何产生一个冲激信号进行仿真，有的说用Matlab编写一个类似testbench的文件_百度知道
色情、暴力
我们会通过消息、邮箱等方式尽快将举报结果通知您。
quartus ii 中仿真如何产生一个冲激信号进行仿真，有的说用Matlab编写一个类似testbench的文件
quartus ii 中仿真如何产生一个冲激信号进行仿真，有的说用Matlab编写一个类似testbench的文件，能哪位大虾具体解释下原理，或有用matlab产生冲击信号的程序吗？感激
我有更好的答案
不知道你所问的冲击信号是什么意思，应该可以用一个持续时间很短的脉冲来代替吧！
采纳率：46%
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等待您来回答如何用vhdl写testbench测试文件用于在modelsim-altera中仿真 - FPGA/CPLD -
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如何用vhdl写testbench测试文件用于在modelsim-altera中仿真
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一粒金砂（初级）, 积分 4, 距离下一级还需 1 积分
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如何用vhdl写测试文件用于在-中仿真，请哪位高手赐教！
急需要用！
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一粒金砂（中级）, 积分 10, 距离下一级还需 190 积分
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这不应该存在问题啊，在EDA tool setting 里面设置能vhdl就可以了
这时候你 start&&test bench template writer 生成的就是.vht文件了
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你好！我是那样做的，而且用的是modelsim-altera仿真的，但是在仿真时没有时钟信号clk，我的testbench文件是根据processing-&start-&start testbench template writer生成的模板改写的，我找了好多原因，还是没解决，请你帮我看看，我把程序发给你，谢谢啦！
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我不懂vhdl啊，但这个工程下下来并有选择仿真工具啊，如上贴选择后，编译，生成，在simulation文件夹里有.vht文件的啊
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回复 4楼 xieqiang 的帖子
你好!你在线吧，我昨天发给你的文件中有*.vht文件呀
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威望9087分
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五彩晶圆（高级）, 积分 9087, 距离下一级还需 913 积分
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其实仿真VHDL还有一种曲线的方法, 就把需要仿真的VHDL文件封装成Verilog 文件, 然后用verilog文件进行仿真!
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回复 6楼 eeleader 的帖子
你好，上次的问题我已经解决了，但是我又遇到一个问题，找了好多原因都没解决，想请教您！
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您好，我也碰到了跟您一样的问题，也是仿真没有波形。能请教一下你是怎么解决的吗？
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历史上的今天
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blogTitle:'modelsim 时序仿真',
blogAbstract:' 用Modelsim对Quartus
II工程进行时序仿真（在此只讨论时序仿真）可分两种方式：一种是在Quartus II中设置run gate-level simulation
automatically after compilation，在Quartus
II布局布线后自动调用Modelsim，通过do文件自动完成仿真过程之间显示波形；另一种方式是自己启动Modelsim进行时序仿真。第一种方式 Quartus
II自动完成库的编译、添加和调用，第二种方式则需要自己添加altera仿真库（也可以把库文件跟仿真激励等一起编译，但是work库正大量资源库的模 块用起来很不方便）。 &&&',
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> FPGA攻略之Testbench篇
FPGA攻略之Testbench篇
　　，就是测试平台的意思，具体概念就多不介绍了，相信略懂的人都知道，编写的主要目的是为了对使用硬件描述语言(HDL)设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。初学者往往把写RTL代码当成重点，不愿写，包括小朱同学也是，仅仅使用 II自带的仿真产生几个激励，然后观察一下最后输出的波形就完事了，甚至某些时候直接忽视仿真，拿单片机在线调试那一套来对付，直接把代码下载到板子里看效果，若与预期不符，再修改代码，再次下载到板子，如此反复，直到某一天实在玩不下去了。本文引用地址：
　　同志们，真不带这么玩的!赶紧禁止自己使用 II自带的仿真，甭画波形图了，你画成大师也没用(也成不了大师， II只能做极初级的仿真)!如果你立志从事FPGA行业，那么会写Testbench才你的敲门砖，而且别想着去公司写RTL代码了，向毛主席保证，公司一定是让你来写Testbench的。再赶紧把你的FPGA有多远扔多远(别丢，还是要用的)，FPGA不是单片机，学习FPGA并不那么需要。打个比方，学习FPGA是两万五千里长征，那么使用连三千里都占不到，远远不到。对于FPGA，仿真验证才是核心，这么讲吧，验证占到整个设计工作的70%，前仿真、后仿真、功能仿真、时序仿真、行为级仿真、RTL级仿真、综合后仿真、门级仿真、布局布线后仿真&&好吧，别晕，本篇只讲Testbench，Modelsim仿真咱们下篇再讨论。
　　一个最基本的Testbench包含三个部分，信号定义、模块接口和功能代码。借用一下特权同学总结的编写Testbench的三个基本步骤：
　　1、对被测试设计的顶层接口进行例化;
　　2、给被测试设计的输入接口添加激励;
　　3、判断被测试设计的输出相应是否满足设计要求。
　　逐步解决编写Testbench的这三点：
　　首先&对被测试设计的顶层接口进行例化&，这一步相对比较简单，例化就是，但端口多时也够喝一壶的，而且要分wire、reg，有时会弄错，别难过，其实可以偷个懒，通过Quartus II自动生成一个Testbench的模板，选择Processing -& Start -& Start Test Bench Template Writer，等待完成后打开刚才生成的Testbench，默认是保存在simulation\Modelsim文件夹下的.vt格式文件。这一步就不多讲了，偷懒就挺好。
　　其次&给被测试设计的输入接口添加激励&，一般时序设计必然涉及到最基本的两个信号&&clk、rst_n(时钟、复位)，肯定有童鞋会讲可以没有rst_n，是可以没有，但何必呢，让代码更健壮一点不很好嘛，别钻牛角尖。下面攻克clk、rst_n的写法：
　　首先先讲一下timescale，因为想要进行仿真首先要规定时间单位，而且最好在Testbench里面统一规定时间单位，而不要在工程代码里定义，因为不同的模块如果时间单位不同可能会为仿真带来一些问题，而timescale本身对综合也就是实际电路没有影响。 `timescale 1ns/ 1ps表示仿真的单位时间为1ns，精度为1ps。
　　clk大体上有三种写法 :
　　上述三种代码的目的就是产生系统时钟，给clk一个初值后，不断重复执行：每10ns翻转一次clk，从而生成一个周期为20ns，频率50MHz的方波信号。第一、二种基本类似，第三种比较简单，少了一个initial，放在了always里初始化。
　　三种方法都无一例外地给clk赋了初值，因为信号的缺省值为Z，如果不赋初值，则反相后还是Z，时钟就一直处于高阻Z状态。小朱同学一般选中第一种，看个人喜欢。
　　根据复位方式的不同，rst_n一般有两种写法：
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