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中国科学院研究生院权威支持(北京)　电 话：010-　传 真：010-68013_slave_FIFO software engineering 2610000 source codes to download -
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&Describe: FIFO on the design of some information sharing! Welcome more information sharing!
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&[] - Developed by using VC realize read CY7C<font color=#CCUSB meet very simple!
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&[] - CY7C<font color=#CCA video data at the time of transmission FIRMWARE, so that the use of SLAVE FIFO modeCY7C68013A_Slave fifo固件心得
cy7c68013-56在使用Slave fifo进行数据传输的时候，EP2，EP4作为OUT端点，EP6，EP8作为IN端点。所以这些寄存器一定要搞懂:
PINFLAGSAB,PINFLAGSCD.
我们一般要用到FLAGA,FLAGB,FLAGC,FLAGD几个引脚，用于得到端点的状态，PINFLAGSAB,PINFLAGSCD是一组寄存器，用于设置这四个引脚的功能。PINFLAGSAB为例：
PINFLAGSAB = 0xe8;
// FLAGA - fixed EP2EF, FLAGB - fixed EP6FF
SYNCDELAY;
//FLAGA引脚，EP2空时为0,非空为1,FLAGB引脚，EP6满为0，非满为1
PINFLAGSCD = 0
// FLAGC - fixed EP2FF, FLAGD - fixed EP6EF
SYNCDELAY;
//FLAGC引脚，EP2满时为0,非空为1,FLAGD引脚，EP6空为0，非满为1
FIFORESET是用于FIFO状态复位的。这个用下面这段就OK了。
FIFORESET = 0x80;
// activate NAK-ALL to avoid race conditions
SYNCDELAY;
// see TRM section 15.14
FIFORESET = 0x02;
// reset, FIFO 2
SYNCDELAY;
FIFORESET = 0x04;
// reset, FIFO 4
SYNCDELAY;
FIFORESET = 0x06;
// reset, FIFO 6
SYNCDELAY;
FIFORESET = 0x08;
// reset, FIFO 8
SYNCDELAY;
FIFORESET = 0x00;
// deactivate NAK-ALL
SYNCDELAY;
EPxFIFOCFG,用于设置端点的操作方式。
EP2FIFOCFG = 0x11;
// AUTOOUT=&1&, WORDWIDE=&1&
SYNCDELAY;
//自动输出端点，8位数据总线
EP4FIFOCFG = 0x11;
// AUTOOUT=&1&, WORDWIDE=&1&
SYNCDELAY;
//自动输出端点，8位数据总线
EP6FIFOCFG = 0x0c;
// AUTOIN=&1&, ZEROLENIN=&1&, WORDWIDE=&1&
SYNCDELAY;
//自动输入端点，允许0长度端点，8位数据总线
EP8FIFOCFG = 0x0c;
// AUTOIN=&1&, ZEROLENIN=&1&, WORDWIDE=&1&
SYNCDELAY;
//自动输入端点，允许0长度端点，8位数据总线
有关CY7C68013中GPIF理解 收藏
Init val of Internal Rdy的含义：
决定了内部RDY的初始状态,决定了GPIFRADYCFG的第7位INTRDY的值。内部RDY作为RDY6由FIRMWARE控制的状态，而不是由RDY引脚(RDY0-RDY4)的状态来决定。当你在gpif中不需要判断gpifradycfg.7的状态时，那么这个设置也就无所谓了。
Sync RDY to IFCLK的含义:
当gpif对rdy进行采样时，是同步(SAS=0)还是异步采样(SAS=1),当为异步采样时，GPIF检测到RDY信号的状态实际上是24ns前的状态。48MHz
Subst TC for RDY5:
选折这个选项后，GPIFRADYCFG.5将为1，表示将用TCXpire来代表RDY5的状态。当RDY5=1时，代表TCXpire=1,而TCXpire=1表示传输计数器已经减小到0。
以上三个设置，分别对应GPIFREADYCFG的BIT7,BIT6,BIT5三位
每个gpif波形可以定义最多7个可编程状态(S0-S6)和一个不可编程的空闲状态(IDLE)，在每个状态中，你可以编程来实现：
1。控制CTL的输出（高，低，浮空）
2. 对fifo数据线提供数据或对fifo数据线进行数据采集
3。增加gpif地址线上的值
4。增加当前指向fifo的指针，以提供下一个fifo中的数据到数据线上或者读数据线上的数据到下一个fifo地址中。
5。触发gpifwf中断。
另外，在每个状态中，可以检测如下任意两个变量的逻辑与，或，异或运算，根据运算的真假结果进行相应的状态切换（详见logic function寄存器）。
1。RDYx输入引脚的状态
2。fifo标志状态位,EF,FF,PF到底选择哪个标志是由EPxGPIFFLGSEL来决定的。在触发波形前，若波形中使用了fifo状态位来作为dp的跳转判断条件时，应该先设置EPxGPIFFLGSEL。
3.INTRDY标志，即gpifradycfg.7位的值
4。传输计数完成
5。指定一定时间的延时（1-256）ifclk时钟周期。
注意:INTRDY是寄存器的一个位，由FIRMWARE中用户自己编程定义。而Tcxpire是在触发gpif后，传输计数到达用户指定的一个值后自动置位的，这个用户自定义的传输数是用户在触发gpif之前，给GPIFTCB所赋的值。
用GPIFDESIGNER/gpiftool其实就是填写128个字节(0xe400-0xe47f)的波形描述符来描述4
当波形跳到了idle状态时，这个波形就结束了，相应的done位(gpifidlecs.7或gpiftrig.7)为1。当波形结束时，即进入idle状态时，gpif信号的状态是由gpifidlecs和gpifidlectl寄存器来设定的。需要注意的是，当一个波形还没有结束的时候，你是不允许触发下一个波形的，所以你在触发一个波形之前，要判断一下DONE位是否为1，只有DONE位=1时，你才能开始产生下一个波形(也就是与外部slave通讯的时序)。
每个波形由几个状态组成,每个状态由32位(4字节)的状态指令来描述，这4个字节分别称为LENGTH/BRANCH(NDP指明了这个状态要保持多少个IFCLK时钟周期,DP状态表明跳转条件为真时跳转到第几个状态以及为假时跳转到第几状态和是否Re-Execute),OPCODE(SGL=0,使用FIFO,指明到这个状态时,是否产生中断.这个状态开始时,地址线gpifadr[8:0]是否自动加1，out fifo中的数据指针是否指向下一个数据，是否输出out fifo所指的数据或读入数据到当前in fifo的地址中，这个状态是dp还是ndp），,LOGIC FUNCTION（用于DP状态的判断跳转条件的设定）, OUTPUT（用于控制在这个状态时，CTL引脚的输出状态）.有两种不同类型的状态:NDP,DP
关于re-execute
当在一个DP状态的条件满足时，有时用户定义是挑转到他本身的状态，这样的循环过程不是re-execute,我们将他称为loop back.那么re-execute是什么意思呢？他是指当dp状态跳转到它本身的状态时，其他动作是否也执行，比如你设置了NEXT FIFO DATA,也就是FIFO的指针加1或者你设置了地址线上的地址加1，或者你的CTL要置高，那么当你选折了RE-EXECUTE后，当跳转回来时，这些动作就会再执行一次，这样你就可以实现一些自动功能了
FIFO与GPIF的区别 收藏
什么是fifo
(First Input First Output，先入先出队列)这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。
1．什么是FIFO？
FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。
2．什么情况下用FIFO？
FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端时AD数据采集，另一端时计
算机的PCI总线，假设其AD采集的速率为16位 100K SPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。
3．FIFO的一些重要参数
FIFO的宽度：也就是英文资料里常看到的THE WIDTH，它只的是FIFO一次读写操作的数据位，就像MCU有8位和16位，ARM 32位等等，FIFO的宽度在单片成品IC中是固定的，也有可选择的，如果用FPGA自己实现一个FIFO，其数据位，也就是宽度是可以自己定义的。
FIFO的深度：THE DEEPTH，它指的是FIFO可以存储多少个N位的数据（如果宽度为N）。如一个8位的FIFO，若深度为8，它可以存储8个8位的数据，深度为12 ，就可以存储12个8位的数据，FIFO的深度可大可小，个人认为FIFO深度的计算并无一个固定的公式。在FIFO实际工作中，其数据的满/空标志可以控制数据的继续写入或读出。在一个具体的应用中也不可能由一些参数算数精确的所需FIFO深度为多少，这在写速度大于读速度的理想状态下是可行的，但在实际中用到的FIFO深度往往要大于计算值。一般来说根据电路的具体情况，在兼顾系统性能和FIFO成本的情况下估算一个大概的宽度和深度就可以了。而对于写速度慢于读速度的应用，FIFO的深度要根据读出的数据结构和读出数据的由那些具体的要求来确定。
满标志：FIFO已满或将要满时由FIFO的状态电路送出的一个信号，以阻止FIFO的写操作继续向FIFO中写数据而造成溢出（overflow）。
空标志：FIFO已空或将要空时由FIFO的状态电路送出的一个信号，以阻止FIFO的读操作继续从FIFO中读出数据而造成无效数据的读出（underflow）。
读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据。
写时钟：写操作所遵循的时钟，在每个时钟沿来临时写数据。
读指针：指向下一个读出地址。读完后自动加1。
写指针：指向下一个要写入的地址的，写完自动加1。
读写指针其实就是读写的地址，只不过这个地址不能任意选择，而是连续的。
4．FIFO的分类
根均FIFO工作的时钟域，可以将FIFO分为同步FIFO和异步FIFO。同步FIFO是指读时钟和写时钟为同一个时钟。在时钟沿来临时同时发生读写操作。异步FIFO是指读写时钟不一致，读写时钟是互相独立的。
5．FIFO设计的难点
FIFO设计的难点在于怎样判断FIFO的空/满状态。为了保证数据正确的写入或读出，而不发生益处或读空的状态出现，必须保证FIFO在满的情况下，不能进行写操作。在空的状态下不能进行读操作。怎样判断FIFO的满/空就成了FIFO设计的核心问题。由于同步FIFO几乎很少用到，这里只描述异步FIFO的空/满标志产生问题。
在用到触发器的设计中，不可避免的会遇到亚稳态的问题（关于亚稳态这里不作介绍，可查看相关资料）。在涉及到触发器的电路中，亚稳态无法彻底消除，只能想办法将其发生的概linux 上 CY7C68013 的 slavefifo
驱动 - 驱动开发当前位置:& &&&linux 上 CY7C68013 的 slavefifo
驱动linux 上 CY7C68013 的 slavefifo
驱动&&网友分享于：&&浏览：42次linux 下 CY7C68013 的 slavefifo
驱动&linux&下&CY7C68013&的&slavefifo&&驱动
在&linux&下&自己编写&68013&驱动
1：在驱动程序调试中发现&写函数&成功执行了，68013&也&收到了数据，但是相应的硬件并不出现&68013&slavefifo&模式下应该出现的结果。
2：但是&68013&slavefifo&模式下的固件程序在windows下测试结合相应的windows驱动程序测试通过了，相应的硬件程序出现了相应的结果。
现在不知道应该从什么地方找问题，更不知道怎么调试，希望各位帮忙。
如果有哪位也开发&&linux&下的&cy7c68013&驱动，请留下您的足迹，好多多交流。
或者有个相关的linux&下的（cy7c68013）&&USB&驱动程序也行。
谢谢！------解决方案--------------------帮顶，不是架构问题就帮不了忙了。------解决方案--------------------我在Windows下做过，没有在Linux下整。。。
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