资源约束的FPGA流水线调度--《计算机工程》2008年15期
资源约束的FPGA流水线调度
【摘要】：循环是程序中十分耗时的部分,流水线能够加速循环执行但需要大量运算资源。由于FPGA资源有限,将循环代码在FPGA上加速时手动设计流水线不具有实际可行性。该文使用软件流水将循环自动映射到FPGA上,并实现资源约束下的流水线调度。通过探索整个或者局部资源组合空间,可以选择一个性能和面积比较平衡的设计。
【作者单位】：
【关键词】：
【基金】：
【分类号】：TN791【正文快照】：
1概述流水线是一种增加数字电路吞吐率的常用设计方法,流水化电路能够以更高的时钟频率运行。由于逻辑函数和互连会带来较长的组合路径延迟,流水线对基于FPGA的系统尤为重要,因此现在许多高性能FPGA电路都使用了流水线技术。在高级综合研究中,针对循环的流水线调度得到了广泛
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基于FPGA的高速流水线浮点乘法器设计与实现
设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法，改进的4:2压缩结构和部分积求和电路，完成Carry Save形式的部分积压缩，再由Carry Look-ahead加法器求得乘积。
　　3.3 部分积产生与压缩结构设计　　3.3.1 部分积产生结构　　根据布思编码器输出结果，部分积产生遵循以下公式【4】：&　　&　　其中，PPi 为部分积；Ai 为被乘数。经过隐藏位和符号位的扩展后，26 位的被乘数尾数将产 生13 个部分积。在浮点乘法器中，尾数运算采用的是二进制补码运算。因此，当NEG=1 时要在部分积的最低位加1，因为PPi 只完成了取反操作。而为了加强设计的并行性，部分 积最低位加1 操作在部分积压缩结构中实现。另外，为了完成有符号数相加，需对部分积的 符号位进行扩展，其结果如图4 所示。13 个部分积中，除第一个部分积是29 位以外，其余 部分积扩展为32 位。其中，第一个部分积包括3 位符号扩展位&SSS&，第2 至13 个部分 积的符号扩展位为&SS&，加一操作位为&NN&，遵循如下公式：&　　&　　其中，i 为部分积的行数，sign（i）为第i 行部分积的符号。　　3.3.2 部分积压缩结构　　本设计混合使用 4：2 压缩器、3：2 压缩器、全加器和半加器，实现了13 个部分积的 快速压缩，并保证了精度。本文部分积压缩结构的划分如图2 所示。&　　&　　图 2 中，虚线给出了传统部分积的压缩划分，而实线描述的是本文采用的部分积压缩结 构划分，这样的划分有利于简化第二级的压缩结构，从而在保证速度的基础上，节省FPGA 内部资源。从图2 中可看出，有些位不必计算，因为这些位是由Booth 编码时引入的乘数尾 数的符号位产生的，48 位足以表达运算结果。　　3.3.3 改进的4：2 压缩器　　本设计采用广泛使用的 4：2 压缩器，并针对FPGA 内部资源特点，对其进行了改进。 如图3 所示。 传统的 4：2 压缩器即两个全加器级联，共需要四个异或门和8 个与非门。而改进的4： 2 压缩器需要四个异或门和两个选择器（MUX）。8 个与非门需要36 个晶体管，而两个MUX 需要20 个晶体管。同时，FPGA 内部集成了大量的异或门和选择器资源，这种设计方法也是对FPGA 的一个充分利用。&　　&　　由于压缩部分积需要大量的4：2 压缩器，所以改进的电路能 在一定程度上减小版图的面积，也为该乘法器的ASIC 后端设计带来了优势。另外，改进的 压缩器的4 个输入到输出S 的延时相同，都是3 级XOR 门延时。&　　4 32 位浮点乘法器的实现与仿真&　　图 4 显示了本设计的FPGA 时序仿真结果，时序仿真环境为Quartus II 7.0，目标芯片为 Cyclone 系列的EP1C6Q240C8，功能仿真环境为Modelsim 6.0b。整个设计采用VHDL 语言进行结构描述，综合策略为面积优先。由仿真视图可看出，该浮点乘法器可稳定运行在80M 及以下频率，在延时5 个周期后，以后每一个周期可稳定输出一级乘法运算结果，实现了高 吞吐量。如果采用全定制进行后端版图布局布线，乘法器的性能将更加优越。&　　&　　5 结语&　　本文作者创新点：针对FPGA 器件内部资源特性，独创地提出了一种适合FPGA 实现 的5 级流水高速浮点乘法器。该乘法器支持IEEE754 标准32 位单精度浮点数，采用了基4 布思算法、改进的布思编码器、部份积压缩结构等组件，从而在保证高速的前提下，缩小了 硬件规模，使得该乘法器的设计适合工程应用及科学计算，并易于ASIC 的后端版图实现。 该设计已使用在笔者设计的浮点FFT 处理器中，取得了良好效果。
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*验 证 码：流水线的设计，就是指对延时较大的组合逻辑，插入寄存器，把较大的组合逻辑拆分成几个时钟周期来完成，以提高系统的最大时钟频率。但是这样做，会导致数据输出的延时，假若插入一个寄存器，则数据输出就到产生一个时钟周期的延时，假若插入N个寄存器，就会产生N个时钟周期的延时，下面我们用一幅图来描述这种关系。
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上图的总延时等于max{2，3} + 4 = 7ns；系统的时钟周期必须要大于7ns。当经过流水线改造之后，如下图所示：
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经过流水线改造之后，总延时等于max{2,3} + 1 + 4 = 8ns；但是系统的时钟周期只要大于4ns即可，总处理数据的吞吐量增加了。 & && & 下面我们用一个很简单的例子来实现以下流水线改造，假若我们现在要实现(4*a+6*b)-10。现在我们使用原理图的方法来实现这一算法。& && & 首先像以往一样，新建一个项目；& && & 新建一个项目之后，我们就不需要建verilog HDL file，而是新建一个Block Diagram / Schematic File，如下图所示：
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& && &&&然后我们在新建的原理图里面，双击一下鼠标左键，然后在左上角的library里面找到lpm_mult，如下图所示：
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& && & 点击OK，选择一下程序保存的路径然后选择next，如下图所示：
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& && & 按next之后，会弹出配置乘法器的选项，如下图所示：
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这里是选择乘法器的位宽，直接按next得到下图所示：
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& &如上图所示，选择让输入的数据乘以一个常数，然后按finish；同理再新建一个输入的数据乘以常数6的乘法器。& && & 现在我们已经实现了4*a与6*b，接下来我们新建一个加法器双击原理图，在library里面找到lmp_add_sub,然后点击OK，选择好程序保存的路径之后，就会出现配置加法的选项，如下图所示：& &
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& && & 选择仅仅使用加法，而且把位宽调到16位，就可以按finsh了。然后我们现在就完成了(4*a + 6*b)，现在我们来新建一个减法，就如新建加法一样，双击原理图，在library里面找到lmp_add_sub，然后点击OK，选择好程序保存的路径之后，就会出现配置减法的选项，如下图所示：
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选择仅仅使用减法，而且把位宽调到16位，然后按next如下图所示：
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& && && & 选择输入的数据减去一个固定的常数，然后选择finish即可。接着我们新建一个Verilog HDL File文件，写一个16位的寄存器组；代码如下：
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& && & 接着我们选择左上角的File，然后选择Creat/Updata，再选择CrearSymbol File
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然后我们回到原理图的文件里面，双击原理图，在左上角的library里面会多出一个projet，然后在projet里面找到刚才写的寄存器，然后双击放进原理图里面，然后我们用一样的方法，再新建一个8位位宽的寄存器组，然后放进原理图里面，完成之后把线连接好，如下图所示：
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然后还没有接线的模块，可以选择右键，选择Generate Pins forSymbol Ports
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然后再把未接上的线给全部接上，如下图所示：
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把所以先接上之后，可以按crtl+l，进行全编译，查看静态时序分析，观察系统时钟最大频率是多少。如下图所示：
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& && & 由上图可知，在还未改造成流水线结构的时候，系统时钟的最大频率是166.58Mhz，然后我们现在开始改造流水线结构，看看系统时钟最大频率能上升多少，改流水线结构，如下图所示：
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在改造流水线之后，我们可以再一次全编译(ctrl + k)，之后我们再继续查看静态时序分析报告，观察系统时钟频率的最大值，如下图所示：
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经过流水线改造之后，系统时钟的最大频率由166.58Mhz提升至了332.45Mhz，提升了2倍系统时钟频率。
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二十三、FPGA 设计的的第三种常用思想是流水线操作设计思路，不过这里的流水线是指一种处理流程和顺序操作的设计思想，并非FPGA、ASIC 设计中优化时序所用的“Pipelining”。流水线处理是高速设计中的一个常用设计手段。
二十四、流水线处理是高速设计中的一个常用设计手段，如果某个设计的处理流程分为若干步骤，而 且整个数据处理是“单流向”的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法来提高系统频率。
二十五、流水线设计结构如图 所示。将适当划分的n 个操作步骤单流向串联起来。流水线操作的最大特点和要求是，数据流在各个步骤的处理从时间上看是连续的，如果将每个操作步骤简化为通过一个D 触发器那么流水线操作就类似一个移位寄存器组。
二十六、流水线设计关键在于整个设计时序的合理安排，要求每个操作步骤的划分合理。如果 前级操作时间恰好等于后级操作时间，设计最简单，前级输出直接汇入后级输入即可；如果前级操作时间大于后级的操作时间，则复杂一些。