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实验二 模可变计数器设计
一、 实验目的
(1) 掌握关于简单数字电路的设计和静态数码管的设计。
（2）熟悉VHDL中进程语句的使用。
（3）掌握数码管的显示。
二、 实验内容与要求
（1） 设计设置一位控制位M，要求M=0：模23计数；M=1：模109计数。
（2） 计数结果用静态数码管显示，显示BCD码。
（3） 给出此项设计的仿真波形。
三、设计原理
（1）计数器能够计数的前提就是在使能端有效时，因此设计了en作为输入信号。
（2）计数器应该还要有异步清零端，因此设计了rst作为一个输入信号。另外因为这是模可变的计数器，因此还需要m作为一个输入信号控制计数的模
（3）计数器的基本工作原理是在CP:时钟脉冲输入端，每个上升沿到来时，计一个数，即自身加一，因此设计了计数的变量mmm
（4）若是X模，则应该在小于X时计数，一旦记到X时，应该输出一个进位，因此需要设计一个变量limit作为参量，只有在小于limit时才可以计数，否则就应该清零。又由于在模切换时，要求只要小于22或108就可以计数，因此limit要赋予不同的值(由m控制)，且在是否执行加一前进行判断。
（5）因为一个静态数码管需要四位输出，最大计数是108，要用三个静态数码管，因此mmm要设计成一个std_logic_vector(11 downto 0)共12位，来对应三个数码管的输出。
（6）因为std_logic_vector(11 downto 0)这是二进制的加法，因此不能直接显示，否则就出现错误了，因此涉及到了二进制转换为十进制。当低八位为，前四位与后四位分别加6，即；若低四位出现1010，要加6，即0110，进行调整。
（7）计数器的加一和调整是逻辑上是不同条件的相与，因此用到if语句。 四、实验器材
PC机，试验箱，quartus软件
五、实验程序
use ieee.std_logic_1164.
use ieee.std_logic_unsigned.
entity count is
port(clk,rst,en,m:in std_
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寻找更多 ""一种模可变计数器的设计--《科技展望》2016年05期
一种模可变计数器的设计
【摘要】：计数器电路是数字系统中使用最多的时序电路之一,不仅能用于对时钟脉冲计数,还可用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。模可变计数器由于计数容量可以根据需要进行变化,为其广泛使用创造了便利。本论文基于复杂可编程逻辑器件CPLD,在Altera QuartusⅡ开发环境下,用Verilog HDL语言设计了一种具有清零、置数、使能控制、可逆计数和具有模可变功能的计数器。
【作者单位】：
【关键词】：
【分类号】：TH724【正文快照】：
1前言计数是一种最简单基本的运算[1],计数器就是实现这种运算的逻辑电路,计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数和控制的功能,同时兼有分频功能,计数器是由基本的计数单元和一些控制门所组成[2],计数单元则由一系列具有存储信息功能的各类触发器构
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步长可变的加减计数器
天津工业大学 EDA实验课程设计
use ieee.std_logic_1164.
use ieee.std_logic_unsigned.
entity buchang is
generic(N: integer:=4);
clk,f1,a1,a2,a3,a4,a5,a6,a7,a8,a9,a10,a11,a12,a13,a14,a15,a16:in std_
:out std_logic_vector(7 downto 0);
:out std_logic_vector(7 downto 0);
ledag,ledag1
:out std_logic_vector(6 downto 0)
Architecture a of buchang is
signal cnt: integer range 0 to n-1;
signal k: integer range 0 to 15;
signal clkout: std_
signal cq: std_logic_vector(7 downto 0);
--q1&=q(3 downto 0);
--q2&=q(7 downto 4);
signal q1,q2: std_logic_vector(3 downto 0);
process(clk)
if(clk'event and clk='1') then
if(cnt&n-1) then
cnt &= cnt+1;
--------------------------------
process(cnt)
if(cnt&n/2) then
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可变模计数器资料下载
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同步清 0、同步置 1 的 D 触发器
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【例 9.21】8 位数据寄存器
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基于VHDL的多功能可变模计数器设计...
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宽数控调制信号发生器设计13.6　模可变16位加法计数器13.7　“梁祝”乐曲演奏电路设计13.8　数字频率计设计13.9　秒表设计10　V9A显示器彩条信号发生器设计13.11　A／D采样控制器设计13.12　D／A接口电路与波形发生器设计13.13　MCS-51单片机与cFPGAICPLD接口逻辑设计13.13.1　总线方式13.2　独立方式13.14　PS／2键盘接口逻辑设计第14章...
可变模计数……...
Verilog的135个经典设计实例,里面有加法减法乘法寄存器、数据锁存器、数据寄存器、移位寄存器、可变模加法/减法计数器、串并转换器、处理器，还有自动售饮料机等实例，下载后，稍作修改便可加到自己的程序中，提供编程效率，减少自己的工作量。...
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&stc12c5a60s2.h&
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4.3 寄存器
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74ls213& &2-n-10可变进制计数器
74ls221& &双单稳触发器
74ls230& &八3态总线驱动器
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74ls240& &八缓冲器/线驱动器/线接收器(反码三态输出)
74ls241& &八缓冲器/线...
：0.35μVP-P (0.1Hz -10Hz)
2、极低的输入失调电压：10μV
3、极低的输入失调电压温漂：0.2μV/ ℃
4、具有长期的稳定性：0.2μV/MO
5、低的输入偏置电流：±1nA
6、高的共模抑制比：126dB
7、宽的共模输入电压范围：±14V
8、宽的电源电压范围：±3V-±22V
& &1和8脚为偏置平衡(调零端)，2脚为反向输入端...
) 如果加上拉电阻的话，至少要100K电阻；
6) 唯一现在使用的可能就是计数器，CD4060的计数器可以到14级二进制串行计数/分频器，这个74系列的做不到这么高；
下载地址：
.tw/asp/class36_40.htm
.tw/pdf_file/CD4060.PDF
2.4 ULN2003...
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