基于流水线处理的RISC微控制器软核的设计_甜梦文库
基于流水线处理的RISC微控制器软核的设计
摘 要本 使 Ｉ Ｌ 言 用自 下（ｏ ｄｗ ） 设 方 计 　　 用ＶＩ 语 采 顶向 Ｔｐ　 ｎ 的 计 法设 文 － Ｄ ｏ了一个 ８ 位的ＲＳ Ｉ Ｃ微控制器软核。 本微控制器设计了新的ＲＳ 　　 Ｉ Ｃ指令集，长度为２ 位，其中第一字 ４节为操作码， Ｃ －１ 与Ｍ Ｓ 操作码的功能和助记符都相同， ５ 第二、 三字 节为两个操作数。 该指令集可向下兼容Ｍ Ｓ １ １ 指令。 Ｃ－ 的 １ ５ １ 本微控 制器包含了２ １位的计时器计数器，一个全双工串行接口，５ 个 ６ 个 中断源２ 级中断优先权，高低各 １８ ２ 字节Ｒ Ｍ，这些模块的功能和 Ａ 设置与Ｍ Ｓ １ Ｃ － 兼容。 时新增了 ５ 同 硬件看门 软件复 寄 狗、 位、 存器直 接交换数据等其他功能。 便于嵌入式的应用， 为了 乘除法模块可选择 实现，系统的时钟频率也可选择实现。内核设计了３ 级指令流水线， 除Ｍ Ｖ Ｏ Ｃ指令外其他指令在没有冲突的 情况下都可单周期执行。通 过对流水线进行优化进一步提高了系统时钟率。 采用了 直连结构， 特 殊功能寄存器与各个模块直接相连，提高了系统的效率。 本微控制器内核在 Ｉ 　　 Ｓ Ｅ软件环境下完成了各模块的编码，使用Ｓｎｌ ｐ ８ 进 合， ｙｐｆ ｒ ． 行综 使用Ｍ ｄＳ ６１进行了 后 ｉ ｏ０ ｙ　 ｏｅ ｉ ． ｌｍ　 ） ０ 前、 仿真，并下载到了ＦＧ 进行运行。 Ｐ Ａ中 微控制器在目 前的所有软硬件验证中都达到了设计的要求。本微控制器内核与 Ｍ Ｓ １ 　　 Ｃ － 具有良 ５ 好的兼容性，指令的执行速度 和效率很高， 系统配置灵活， 可满足嵌入式微控制器内核的要求。同 时， 本微控制器设计的完成可以为将来开发具有特殊用途的专用集成电路以及实现系统集成奠定坚实的基础。关键词 微控制器， Ｃ－１ ３ ＭＳ５，　 级流水线，软核，ＲＳ ＩＣＡＢＳ ＲＡＣＴ ＴＩ ｔｓ　 ｅ ｎ　 ｔ　ｒ ｃ ｔｌｒ　 　 ｅ　 ｄｓｎｄ　 　　ｉｐｐｒａ ８ ｉｍｃ － ｎｏｅ ｓｆｃｒ ｗｓ　ｉ ｅ ｉ ｎ　 ａ ，　 － ｉｏ ｏ ｒｌ ｏ ｏ ａ ｅｇ ｎ ｈ ｂ ｔ Ｖ Ｄ ｌ ｇａｅ　 ｔ － ｗ ｄｓ ｎ　ｈｄ Ｈ Ｌ　 ｕｇ ｗｔ ｏ ｄ ｎ　ｉ ｍ ｔ ． ａ ｎ ｉ ｐ ｏ ｅｇ ｅ ｏ ｈ　 Ａ　 Ｒ Ｃ　 ｒ ｔｎ　 ｈ ｈ　 ｔ ｓ　ｂ ｗ ｓ　 ｉ ｅ 　　ｗ　 Ｓ ｉｔ ｃｏ ｓ ｗ ｉ ｌ ｇ ｉ ２－ｔ　 ｄｓ ｎｄ ｎ ｅ Ｉ ｎ ｕ ｉ ｅ ｃ ｅ ｈ　 ４ ｉ ａ ｅ ｇ ｓ ｔ　 ｎ ｆ ｔ ｍｃ － ｎｏｅ ｔ ｆｓ ｂｔ ｏ ｗ ｉ ｉ ｏｅ ｔｎ　 ｅ　 ｏ ｈ ｉｏ ｏｔｌｒ ｈ ｉｔ　ｅ　 ｈ ｈ　 ｐｒｉ ｃｄ ｔ ｒ　 ｒｃ ｒｌ，　 ｒ ｙ ｆ　 ｃ ｓ　 ａｏ ｏ ｅ　 ｅ　ｈｔ　 ｆ ｃｏ ａｄ　 ｅ ｏｉ ｉ ｔ ｓ ｅ　 ＭＣ －１ ｔ ｓｃｎ ａ ｔ ｕ ｔ ｎ　 ｍ ｍ ｎ ｓ　 ａ ｔ ｈ ｎｉ ｎ ｎ ｅ　 ｃ　 ｈ ｍ ｏ　 Ｓ５，　 ｅｏｄ ｅ　 ｈ ｅ　ａｄ　ｒ ｂｔ ｉｏｅ ｔｎ　 ａ Ｔ ｅ　ｔ ｃｏ ｓ ｉｃｍ ａｂ ｎ ｔ ｄ　 ｅ　 ｐｒｉ ｄｔ ｈ ｉ ｒ ｔｎ　 ｓ　 ｐｔ ｌ ｈ ｙ ｓ　 ａｏ ａ ．　 ｎ ｕ ｉ ｅ ｉ ｓ ｔ　 ｏ ｉｅｗｉ ｔｅ　 １　ｓ ｕｔ ｎ ｏ ＭＣＳ５ ．ｈ ｍｉｒｃ ｎｒｌ ｒ　ｃｕ ｅ ２ ｔ ｈ １ ｉ ｔ ｃｉ ｓ　 ｈ　 １ ｎｒ ｏ ｆ　 － １ ｅ　 ｃｏ ｏ ｔ ｌ ｉ ｌｄ ｓ　 Ｔ ｏｅ ｎ１－ ｃｌ ｌ ｒ ｈ ｒｈ ｏ ｅ ｒ　 ｌｄｐ ｘ　 Ｔ　 ｔ５　 ｒ 　　ｔ　 ｕ ｇ ｐ－ｉｍ ｍ ｔ ａ　ｌ　 ｌ Ｕ Ｒ ｐｒ， ｉｅ ｕ ６ ｉ ａ ａ ａ ａｔ ｂ ｃ ｅ ｆ ｕｅ Ａ ｕ ｏｓ ｎ ｒ ｔ ｐｏ ｓｕ ｅ ｗｔ ２ｌ ｅ ｉｅ ｕｔ ｎ　ｏｉ，　ｈ　ｄ　 １８　 ｔ ｎ　 ｒ ｓ　ｈ　ｅ ｌ　 ｒ ｐｏ ｐｉ ｔ ｈ ａ ｌ ２ ｂ ｉ ｏ ｃ ｉ －ｖ ｎ ｒ ｉ ｒ ｒｙ ｉ ｎ ｏ ｔ ｇ ｗ　 尹 Ｒ Ｍ，　 ｏ ｔ ｓ ｍ ｄｌ ａ ｃｍ ａｂ ｗｔ ｔ ｔ　 ＭＣ － ｅ　 Ａ ａ ｆ　 ｅ　 ｕ ｓ　 ｏ ｐｔ ｌ ｉ ｈ ｏ ｌ ｈ ｌ　 ｅ ｏ ｅ ｒ ｅ　 ｉｅ　 ｈ　 ｆ　 Ｓ５ ａ １ Ｆｒｅ ｏ ，　ｄ ａ ｗ ｔ ｄｇ ｓｆ ａ ｒ ｅ ｒ ｉｅ ｔｎｍ ．　ｔ ｒ ｒ ｈｒ ｒ ａ ｈ　 ，　 ｗ ｒ ｅ ｔ ｅ ｓｒ ｒ ｓ ｕｈ ｍ ｅ ａ ｗ ｅ　 ｃ ｏ ｏ ｅ　 ，　 ｔｓ　 ｔ ｓ ｇ ａ ｉ ｎ ｄｔｄｅｔ ａｄ　 ｅ ｆ ｃｏｓ　 ｄｓ ｎｄ　 ｔ ｍｃ ｃ ｔ ｇ　ａ ｉｃｙ　 ｏ ｒ　 ｔｎ ａ ｅｇｅ ｆ ｈ ｉｏｏ ｉ ａ－ｒ ｌ ｎ ｔ ｕ ｉ ｒ ｉ ｈ ｎ ｅ　 ｏ ｅ　 ｒ ｒ　 ｎ ｏｅ Ｉ ｏ ｅ ｔ ｉｐ ｖ ｔ ｃｎｅｉ ｃ ｉ ｅ ｂｄｅ ａｐｃ ｉ ｔｌｒ ｎ　 ｒ　 ｍ ｒ ｅ　 ｏｖｎ ｎｅ　 ｍ ｅｄｄ　 ｌａ ｒ ｌ．　 ｒ ｏ　 ｏ ｈ ｄ ｅ　 ｅ ｎ　 ｐ ｉｔ ｏ，　 ｉｐ ｍ ｎ ｏ ｄ ｉｏ ｍ ｄｌ ａｄ　 ｌ ｌａｏ ｍ ｄｌ ｃ ｎ ｔ ｍ ｌ ｅｔ　 ｉｓ ｎ　 ｕ ｎ ｍ ｔ ｉ ｔｎ　 ｕ ａ ｈ ｅ　 ｅ ｆ　 ｉ ｏ ｅ　 ｕ ｉ ｃ ｉ ｏ ｅ　 ｖ ｐ ｎ　ｏｔ ，ｅ　ｔ ｃ ｃ ｔ ．ｌ ｅ ｉｔ ｃｏ ｐ ｅｎ ｗ ｓ　 ｄ ｂ ｐ ｄｈ ｓ ｅ ｌ ｋ　 ３ ｅ ｌ　ｒ ｔｎ　 ｌｅ　 ｕｅ ｅ ｅ ｔ ｙ ｍ　ｏ ｏ －ｖ ｎ ｕ ｉ ｉ ｉ ａ ｓ ｓ ｏ ｓ ｐｉ ｔ ｍ ｒ ｏｔ ｌｒ ｌ ｈ ｎ ｒ ｔ ｎ　 ｂ ｏｅ　 ｎ ｃ ｋ 　　ｅ　ｃ ｃｎ ｏｅ ａ ｔ ｉ ｔ ｃｏ ｃｎ　 ｄｎ ｉ ｏｅ　 ｃ ｎ　 ｉ ｏ ｒ ｌ，　 ｅ　 ｕ ｉ ａ ｅ　 ｎ　 ｌ ｈ ｌ　 ｓ ｏｏ ｃ ｎ ｉｏ ｔ ｔ　 ｔ ｏ　 ｆ ｃ ｅ ｌｄ ＭＯＶＣ　 ｓ ｕ ｔ ｎ Ｔ ｅ 　　 ｏ ｄｔ ｎ　 ａ ｗｉ ｎ ｃ ｎ ｉｔ　 ｃｕ ｅ　 ｎ　 ｉ ｈ ｈ　 ｏ ｌ ｘ ｉ ｔ ｃｉ ．　 ｎｒ ｏ ｈｓｓ ｃ ｃ ｆ ｕｎｙ　 ｉ ｒ ｅ 　　ｍ　ｏｋ　ｑｅｃ ｗ ｓ　ｐ ｖｄ勿 ｏｔ ｉｎ ｔ ｓｕｔ ｅ ｙｔ ｌ ｒ ｅ ｅ ａ ｍ ｏ ｐ ｍｚ ｇ　 ｔ ｃ ｒ ｉ ｉ ｈ ｒ ｕ ｅ　 ｏ ｐ ｅｎ．　ｅ－ ｎｅ ｓｕｔ ｅ　ｓ　 ｉ ｅ，　ｓ ｃ ｌ　ｃｏ ｆ　 ｌｅ Ｄｒ ｔｏｎｃ ｔ ｃ ｒ ｗ ｄｓ ｎｄ ｓ ｐ ｉ ｆ ｔ ｉ ｉ ｉｃｃ ｔ　 ｕ ａ ｅ ｇ ｐ ｒ ｏ　 ａ ｕ ｉ ｅ ｎ ｎ　 ｉｅ ｃｎｅｔ　ｈ　 ｅ ｍ ｄｌ ｄ ｅｔ，　ｈ　 ｔ　 ｓｓ ｒ ｓ ｒ ｏｎｃ ｗｔ ｏ ｒ　 ｕ ｓ　 ｃｙ ｗｔ ｔ ｔ ｙｔ ｅ ｔｓ　 ｇ ｉ ｔ ｈ ｏ ｅ ｉ ｌ ｉ ｈ ｈ ｒ ａ ｅ　 ｅ ｍ　ｆｉ ｃ ｗｓ　 ｒ ｅ． ｅｉｅ ｙ　 ｉｐ ｖｄ ｆ ｎ ａ ｍ ｏ ｃＴ ｅ　ｃ ｏｔ ｌｒ　ｅ ｏｒ ｏ ｅ ｏ ｌ ｈ ｏｕｅ ｆ　 ｃ 　　　　 ｃｎ ｏ ｅ ｃｒ Ｓｕｃ ｃｄｓ　ａ ｔ ｍ ｄｌ ｏ ｗ ｉ ｈ ｍｉ ｏ ｒ ｌ ｏ ，　 ｅ　 ｒ ｆ　 ｅ　 ｌ　 ｓ　 ｈ ｈｗ ｒ　ｒｅ　 Ｉ ｓｆ　ｖｏｍ ｎｗ ｓ　 ｔ ｓｅ ｗｔ Ｓｎｌ ｅ ｗｉ ｉ Ｓ ｏ ｅ ｉｎ ｅｔ ａ ｓ ｈ ｉｄ　 ｈ　 ｐｆ ｅ ｔ ｎ　 Ｅ　ｔ ｎ ｒ ， ｙ ｅｚ ｉ ｙ ｉ ｎ ｙ ｐｏ．ａｄ　 ｕ ｔ ｂ Ｍｏｅ ｉ ６ １　ｔ ｆ ｃｏ ｓ ｕ ｔｎ　 ｒ８ ， ｓ ｌｅ ｙ　 ｄｌｍ　０ ｗ ｈ　 ｔｎ　 ｌｉ ａｄ ０ ｎ ｉ ａ ｄ　 ｍ Ｓ ． ｉ ｕ ｉ ｉ ａｏ ｎ ） ｎ ｍｔ ｉ ｓ ｕ ｔｎ ｄｗ ｌ ｄｄ　 ｒ ｉ Ｆ Ｇ ． ｅ　ｅ　 ｉ ｅ ａ ｉ ｎ ｉ ｌｉ ，　 ｎ ａｅ ａｄ　 ｎ　 Ａ　 ｃｒ ａｈ ｖｄ　 ｍ ｇ　 ａｏ ｏ ｏ ｍ ｎ ａ ｎ　 Ｐ Ｔ ｏ ｃ ｅ ｈ ｌ ｌｔ ｄｓｎ　 ｅ ｏ ｓｆ　 ｈｒｖｒｉｔｎ　ｒｅｔ ｈ ｅｇ ｔｇｔ ｎ　 ａｄ　 ｅｆａｏ ａｐ ｓ ． ｅ　 ａ ｓ　ｏ ｎ ａ ｉ ｉ ｔ　 ｎ ｉ ｒ ｔ ｄ　 ｃ ｅ Ｔｅ　 ｒ ｏｔ ｌｒ　ｅ　 ｏ ｐｔｌ ｉ Ｃ － ｗ ｌ ｈ 　　ｍｃ ｃｎｏｅ ｃｒ ｉ ｃｍ ａｂ ｗｔ Ｍ Ｓ １　 ｌ ｔ ｈ ｉｏ ｒｌ ｏ ｓ　 ｉｅ　 ｈ　 ５ ｅ，　 ｅ ｅ ｉｅｃ ａｄ　ｃ ｉ ｓ ｅ ｏｔ ｉｔｃｏｓ　 ｈ ｈ　 ｅ 　 ｈ ｆｃｎ ｎ ｅ ｕｎ ｐ ｄ　 ｈ ｎ ｒ ｔｎ ｏｗ ｉ ｉｖｒ ｈ ， ｆｉ ｙ　 ｘ ｔｇ　 ｆ　 ｓｕ ｉ ｆ　ｃ ｓ　 ｉ ｅ ｅ ｅ　 ｙ ｇａｄ　 ｃｎｇｒｏ ｔ ｓ ｔ ｉｆｘ ｌ ａ ｏｔ ｓ ｃｕ ｍ ｅｔ ｎ ｔ ｏｆｕ ｆ　 ｙ ｅ ｓ　 ｉｅ ｌ ｆ　ｅ　 ｌ ｅ ｈ ｈ ｅ　 ｉ ｅ　ｈ ｓｍ　ｌ ｂ ，　 ｈ ｏ ｄ　 ｔ　 ｅ　 ｅ ｌ　 ｅ ｅ ｄｍ ｎ ｏ ｅ ｂｄｅ ｍｃ ｃｎｏｅ ａｐｃ ｉ ．　 ａｃｍ ｌｈ ｅｔ ｅ ａｄ　 ｍ ｅ ｄ　 ｒ ｏｔ ｌｒ　ｌａｏ Ｔｅ　ｏ ｐｓ ｎ ｆ　 ｄ ｉｏ ｒｌ ｐ ｉｔｎ ｈ ｃ ｉｍ ｏｔｓ　ｒ ｏｔｌｒ　 ｓ ｌａ　ｎ ｂｓｔｄ ｉ ｏ ｅＡ Ｉｓ　 ｆ　ｍｃ ｃｎｏｅｃｎ　 ｅ　ｒ ｇ　ｅ　ｅｇ ｔ ｒ　Ｃ ａｄ ｈ ｉｏ ｒｌ ａ ｅ ｓｏ ａ ｏ　 ｎ　 Ｓ ｎ ｉ ｔ ｔ ｓ ｈ ｉｐ ｍ ｎｓｓｍ　ｅｒｉ ． ｍ ｌ ｅｔ　ｅ ｉ ｇ ｔｎ ｅ ｙｔ ｎ ａｏ ｔＫ Ｙ Ｒ Ｓ　 ｉｏｏｔ ｌｒ ＭＣ －１ ３ｅｅｐ ｅｎ Ｓｆｃｒ Ｅ ＷＯ Ｄ ｍｃ ｃｎ ｏｅ ｒ ｒ ｌ ，　 Ｓ５， －ｖｌ　ｌｅ　 ｔ ｏ ｌ ｉ ｉ ｏ－ ｅ ｐＲＩ Ｃ Ｓ［ｆ ｉ原 创 性 声 明本人声明， 　　　　所呈交的学位论文是本人在导师指导下进行的研究工作及取得的 研究成果。论文主要是自己的研究所得， 除了已 注明的地方外，不包含其他人己经发表或 撰写过的 研究成果， 也不包含为获得中南大学或其他单位的学位或证书 而使用过的 材料。 我共同工作的同志对本研究所作的贡献， 在论文的 与 已 致谢语中作了说明。作者签名：血 工 币 莽日 ： ２一 竺 期 ｝ 年上月 盆日关于学位论文使用授权说明本人了 　　　　 解中南大学有关保留、 使用学位论文的规定， 学校有权保留学位 即： 论文，允许学位论文被查阅和借阅；学校可以公布学位论文的全部或部分内容， 可以采用复印、 或其他手段保存学位论文； 缩印 学校可根据国家或湖南省有关部 门的规定， 送交学位论文。 上规定中的 对以 任何一项， 本人表示同 并愿意提 意，供使用。作者签名： 攀 导师签名 二未硕士学位论文第一章 绪论第一章 绪论１ 课题的设计背景 ． １微控制器 （ ｉｏ　 ｔｌｒ　 ） 　　　　 Ｍｃ ＣｎｏｅＵ ｉ简称Ｍ Ｕ 也叫单片机， ｒ ｏ ｒｌ ｎ ， ｔ Ｃ， 包括中央处理器ＣＵ　ｅｒ Ｐ ｃ ｓｇ　ｔ 随 Ｐ （ ｎａ ｒ ｅｉ Ｕｉ． 机存储器Ｒ ＭＲｎｏ Ａｃ ｓ　 ｏ ） 只 Ｃ ｔｌ　 ｓ ｎ） ｏ ｎ Ａ （ ｄｍ　 ｅ Ｍ ｍ ｒ、 ａ ｃｓ ｅ ｙ 读存储器 Ｒ ＭＲａ Ｏｌ Ｍｍｒ 、中断系统、定时器１ Ｏ （ ｄ　 ｙ　 ｏ ） ｅ ｎ ｅｙ 记数器以及 Ｕ（ｐ／ ｔｔ 电 内 线 主 部 １１１自１ ６ 生以 在 ＯＩｕＯ ｐ） 路、 部总 等 要 件”１９ ｎ ｔｕｕ口 ２３ ９ 年诞 来， 。 ７工业自 动化、 仪器仪表、 家用电 信息和通信产品及军事装备等方面获得了 器、 极为 泛 应 ‘１ 广 的用１１ ４６ １１ ５从指令集上分类， Ｕ可分为ＣＳ 复杂指令集） 　　　　 ＭＣ Ｉ Ｃ（ 微控制器， ｎ ｌ 如Ｉｅ公司 ｔ的Ｍ Ｓ ５ 系列， Ｉ 精简指 集） Ｃ－ １ 及ＲＳ Ｃ（ 令 微控制器， ｉｏ ｉ公司的Ｐ 如ｍｃ ｃｐ ｒｈ Ｉ Ｃ 系列‘‘ 从机器的 又 ”” 。 字长 可分为４ ８ 位、 位、１位和３ 位微处 ６ ２ 理器． 其中８ 位的单片 机应用得最为 广泛， 全部 占 微控制器的 将近６ ： 目 成‘， 前依然有巨大的 １需求量。８ 　　　　 位微控制器中以Ｉｅ公司最早生产的ＭＣ －５ 系列最为有名，该系列微 ｎｌ ｔ Ｓ １控制器应用时间长， 使用范围广泛， 相关的软硬资源非常丰富。 但是传统 ＭＣ － １ 　　　　 Ｓ ５ 系列微控制器速度慢，外接的时钟周期最多为 １Ｍ，而 ２ 且机 器周期 太高， １ 个时钟周 ｕ川 ， 低下，限 它的 达 ２ 期‘ ’ 效率 制了 应用范围． 其次，由 于Ｍ Ｓ ５ 没硬件看门 在程序出 Ｃ－ １ 狗， 现意外时如由 于外部干扰致使程 序“ 跑飞” 或者死 机等无 动 法自 进行复 影响系 稳定性‘１ 此外，由 位， 统的 １． ２ 于 ＭＳ １ Ｃ －５ 使用广泛， 用户众多， 很多嵌入式应用中往往嵌入 Ｍ Ｓ １ Ｃ －５ 微控制器 内 作为 核 控制豁１ 但 普通的Ｍ Ｓ ５除了前 提 缺点 ３ 是 １ ， Ｃ－ １ 面 到的 外而且不可 裁减，影响了应用的灵活性。１ 课题的设计目 ． ２ 标为了充分利用己 　　　　 有的软件资源，同时提高速度和效率，满足高速嵌入式 Ｉ Ｐ集 需要‘ ， 成的 ｉ 本论文设计了 速的 控 Ｅ 高 微 制器软核， 执行Ｍ Ｓ ５ 的 能 Ｃ － １ 所有指令， 时增加了 同 硬件看门 狗和软件复位功能。 为了方便应用， 功能和设置 尽可能 与传统的ＭＣ －５ 相同，只要对以前的程序稍加改造即可运行．同时，为了满 Ｓ １硕士学位论文第一章 绪论足不同硬件平台实现及不同应用场合的需要 ，本微控制器软核的时钟频率可以 选择实现， 一些模块可以剪裁， 减少面积开销． 内核具体的功能及规格参照第二章的说明。１ 课题的研究手段和方法 ． ３本 题 用 件 述语 Ｈ Ｌ采用自 下‘ （ｏ－ ｏｎ 的 计 　　 使 硬 描 言Ｖ Ｄ 课 顶向 ＇ Ｔ ｄ ） 设 方 Ｓ ｐ ｗ ＇　法设计一个满足功能、速度要求的微控制器软核，使用 Ｅ Ａ软件完成编码、仿 Ｄ真验证及使用 ＦＧ Ｐ Ａ完成板上的硬件调试及验证。 其中软件平台是Ｘｌｘ（ ｉ 赛灵 ｉ ｎ思） 公司的Ｉ ７ ， Ｓ ． 仿真软 Ｅ１ 件Ｍ ｄＳ ６ ｄ ｏ ｌｍ　 ， ｅ ｉ ． 综合软件是Ｓｎｌ Ｐ ８ 。 ０ ｙｐｆ ｒ ． 硬 ｉ ｏ　 ｙ　 ０件平台是长沙科瑞特公司生产的 Ｃｅｔ ｓｐ １０ 试验箱，核心模块 ＦＧ ｒａｅ　 ｃ　 ０ ｏ ０ ＰＡ是 Ｖｒｅ ２　 ｖ　 ０，一百万门 ｉ ｘ　 ｃ １ ｔ ｘ２ ０ ０ 规模（ １ ６ １１ ．Ｖ Ｄ 语言简介 ．１　 Ｌ ３ ＨＶ Ｄ （ｅ 　 ｈ　ｅ ｎ ｇ ｔ Ｃ ｕ Ｈｒ ａ 　 ｃｐｏ ａ ａ ， 　　　　 ｒＨｇ Ｓｅ Ｉｅ ａｄ　ｃ ｔ　 ｗｒＤｓ ｉｉ Ｌｎｕ ｅ Ｈ Ｌ　 ｙ ｉ ｐ ｄ　 ｒｅ ｉ ｉ ａ ｅ ｅ ｒｔｎ　ｇ ｇ 超 Ｖ ｔ ｒ ｄ 高速集成电路描述语言） 是由美国国防部在７ 年代末和８ 年代初提出的Ｖ Ｓ ０ ０ ＨＩ Ｃ（ｅ Ｈｇ Ｓｅ Ｉｅ ａｄ　 ｕ） Ｖｒ　 ｈ　ｅ ｎｇ ｔ Ｃ ｃｔ 计划的 ｙ ｉ ｐ ｄ　 ｒｅ ｉ ｉ ｔ ｒ 产物， Ｈ Ｉ 计 Ｖ Ｓ 划的目 Ｃ 标是为下一代集成电路的生产制定一项新的描述方法． Ｈ Ｌ正是用来描述从抽象到具体级 ＶＤ别 件的 业 语言１１ １ ７ Ｈ Ｌ ＥＥ 标 即Ｉ Ｅ　 １ ６ 硬 工 标准 ７８ ９ 年Ｖ Ｄ 成为Ｉ 的 准， Ｅ ＳＤ　 １１ ８ ． Ｅ Ｅ Ｔ ０ ７－１ ７ Ｒ ８ ， ９ ［ Ｍ ７ 从而在世 ８Ｌ ） 界范围内 广泛流行， 前Ｈ Ｌ 标准 是目 Ｄ 的 之一 （ 一 另 个是Ｖｒ ｇ　 ） ｅｌ Ｈ Ｌｅ ｉ Ｄ ｏ 与 　　　　 使用电 路图描 述集成电 路相比 Ｖ Ｄ ， Ｈ Ｌ具有明 优点‘１０２：　 显的 １（１１ （） ９２（１ １ Ｖ Ｄ 抽象能力强， ＨＬ 描述能力强， 可用于非常复杂的设计； ２ Ｖ Ｄ 语言可读 （）　 Ｌ Ｈ性好，方便修改；（）移植性强，可用于不同的Ｅ Ａ工具；（）易于管理，显 ３ Ｄ ４ 著缩短设计周期。．２　 ３ Ｉ核及其设计流程 ．ＰＩ 　　　　 Ｐ核就是具有知识产权的模块（ Ｉ 核），Ｐ核设计是Ｉ设计的一个重要部分， Ｃ 己 经成为系 集成电 统级 路设计的主 要途径‘ （ （ ２２２ ２３代 １１ 从设计流程上看， 　　　　 由于今天Ｉ Ｐ模块的集成规模己 经很大， 达到了系统的水平 １， ＡＩ ２ 按照 ＳＣ设计方法学 ２ 要求 １ ６ ‘的 需要完 行为（ ｈｖ ｒ 结构（ｔ ｃ ｒ ｅ ， 成 Ｂ ａｉ ）、 ｅ ｏ Ｓｒ ｔ ｅ ｕｕ） 和物理（ ｈｓｃｌ Ｐｙｉ ）三个设计域的设计， ａ 因此这些模块／ 子系统也就在三个层次 上分９ 软Ｉ（　 ｔ　 固Ｉ（　ｍ　 １ 成为 Ｐ Ｓｆ Ｉ ｏ Ｐ ）、 Ｐ Ｆｒ Ｉ ｉ Ｐ ）和硬Ｉ （ ｒ Ｉ ｀ Ｐ　 ｄ　 ｝ Ｈ Ｐ ＂＇。 ａ ）　硕十学位论文第一章 绪论图１１基于ＩＥ Ｐ － Ｓ的Ｉ 软核的开发流程图（ 　　　　Ｓｆｃｒ）Ｉ １ ）软核（ｏｔｏｅ．Ｐ软核设计 投入最少， 只完成ＲＬ级的行为设计，以 Ｔ ＨＬ（ａｄａｅ　ｃｉｔ ｎ　ｇ ｇ Ｄ Ｈｒ ｒ Ｄｓ ｐｉ Ｌｎｕ ｅ ｗ ｅ ｒ ｏ ａ ａ ）描述文本的 形式提交使 这个 Ｄ 用， ＨＬ描 述己 经经过仿真验证， 使用者可以用它综合出正确的门级网表。 Ｐ的优点是有 软Ｉ 最大的 便携性， 不受实现条件的限制， 同时也给后续设计留 有更大的创新空间， 使 用者根据单元库的条件可以 完成更具新意的结构设 缺点是对模块的预测性太 计； 低， 增加了 设计的 ， 风险 使用者在后续的设计中仍有引 入差错的可能． （ 　　　　 Ｆｒｃｒ）它介于软核和硬核两者之间， ２ ）固核（ ｉ ｏｅ。 ｍ 是完成了综合的功能块， 比 Ｐ有更大的设计深度， 经完成了门 软Ｉ 已 级综合、 时序仿真等设计 阶段， 级 以门 网表的形式提交使用； 只要用户与固Ｉ Ｐ使用同一个生产线的单元库，Ｐ的成功 Ｉ 率会比较高。 （ 　　　　 Ｈｒｃｒ） 硬Ｉ ３ ）硬核（ ａｄｏｅ。 Ｐ是Ｉ Ｐ模块的最深层次， 涉及广泛内 它也是 容， 最主要的形式。硬核的优点是易于实现， 可集成到单片系统设计， 且功能可 优化， 具有较小的面积， 易于大量生产； 缺点是 用户难以 修改， 灵活性少。硕士学位论文第一章 绪论由上述可见，软核的开发工作量相对较少， 　　　　 开发成本较低； 柔性大（ 如可增 加特性或选择工艺）；可移植性强， 容易从一个工艺向另一个工艺转移， 且性能可提高。由于软核的可移植性强，可以 　　　　 在不同的平台上实现或者验证，其中高密度、 可编程ＦＧ是一个理想的验证和实现的平台‘ 。 ＰＡ ２ 本课题选择在Ｘｌｎ ９ ２ ｉｉｘ公司的ＦＧ平台来验证本微控制器内 ＰＡ 核。软核的设计流程 （ 　　　　 基于ＦＧ平台）如图１１ ＰＡ －所示。１ ．ＦＧ ．３　 Ａ简介 ３ ＰＦＧ （ｅ Ｐ ｒ ｍ ｂ ａ Ａｒ ） 　　　　ｄ　ｇ ｍ ａｌＧ ｔ ｒｙ Ｐ ＡＦ ｌ ｒ ａ ｉ ｏ ｅ　ｅ　 即现场可编程门阵列， ａ 具有可编程可随 时修改设计、 发周期 风险小、 活、 开 短、 灵 成本低等 优点， 使用非常广 ３ 泛‘３ ０ＦＧ Ｐ Ａ既是实现 Ａ Ｉ ＳＣ的平台，也可用于验证 Ａ Ｉ。用 ＦＧ ＳＣ Ｐ Ａ验证 Ｉ Ｐ核，可以 随时修改设计， 大大降低了成本， 减少了风险， 同时Ｆ Ｇ Ｐ Ａ工艺的不断进步， 性能也不断的提高， 除了 极少数对速度、 功耗非常高的集成电路 （ 如当今主流的通用处理器） 一 可以 Ｐ Ａ来 或者实 ａ 外， 般都 用ＦＧ 验证 现’ ｌ ｌ 一般而言， Ｐ Ａ的 　　　　 ＦＧ 基本结构由以 下几个部分构成‘１（） ３：　 可编程逻辑功能 ２ １ 模块 （ｏｆｕ ｂ Ｌｇ Ｂ ｃ ， Ｂ；　 可编 Ｃｎｇｒ ｌ ｏｉ ｌｋＣ ） （） 程输入 模块 （ｒ ｒ ｍ ｌ ｉ ａ ｅ　 ｃ　 ｓ Ｌ ２ ｏ 输出 Ｐ ｇｍ ｂ ｏａ ｅ Ｉ ｕＯｔ ｔ　 ｃ ， Ｂ ；　 ）可编程 内部互连资源 （　 ｒ ｍ ｌ ｎ ｔ ｕｕ Ｂ ｋＩ ）　 ３ ｐ／ ｐ ｌ ｓＯ 　（　 ｏ Ｐ ｇｍ ｂ ｒａ ｅ ｏＩ ｅ ｏｎｃｏ， ） ｎ ｒ ｎｅｔｎ Ｉ ｔｃ ｉ Ｐｏ随着工艺的进步和应用系统的需求，一般在ＦＧ 还包含以 　　　　 Ｐ Ａ中 下可选资源：（ ）存储器资源 （ ｌ ｋ　Ｍ 和 Ｓｌ ｔ　Ｍ） （ ）数字时钟管理单元 （ １ Ｂｏ Ｒ ｃ Ａ ｅ ｃＲ ｅ Ａ ．　 ２ 分纫倍频、 数字延迟） （） ： ３ 算术运算单元 （ 乘法器、 加法器等） （ ） ； ４ 特殊功能模块（ Ａ ．　 ＭＣ Ｉ Ｉ Ｃ等硬 Ｉ核） ５ 微处理器 （ ＩＳ Ａ Ｍ系列等） Ｐ ；（） ＮＯ ，　 Ｒ 。 ＦＧ 　　　　 Ｐ Ａ内部有丰富的寄存器资源，适合同步设计，尤其是基于流水线的各种 电路，如数字信号处理电路ＦＴ　等． Ｐ Ｆ １１ 本Ｉ核是基于全同步设计。 ３ ３１ ．ＲＳ ．４　 Ｃ体系结构简介 ３ ＩＲＳ （ｅ ｃ ｎｒ ｔｎ　 Ｃｍ ｕ ｒ 　　　　 ｕｅ Ｉｔｃｏ Ｓｔ　 ｐｔ ）即精简指令集计算机’１ Ｉ Ｒｄ ｄ　 ｕ ｉ ｅ ｏ ｅ Ｃ　 ｓ ３，产生于 ４ ８ 年代中期， 要思想是 ０ 其主 简化指令格式 址方式， 效率和性能（１相 和寻 提高 ３。 ５对ＣＳ（ｏ ｐｘ　ｒｔｎ　Ｃｍ ｕｒ 复 Ｉ Ｃｍ ｌ ＩｔｕｏＳ ｏｐｔ） 杂指令集计 来说， Ｉ 有 Ｃ ｅ ｎ ｅｉ ｅ ｓ ｔ　 ｅ即 算机 ＲＳ Ｃ具以下特点‘３７３ ３（１８ ６３１１ （） 大多数指令在单周期内完成。 　　　　 １ （） 采用 Ｏ ＤＳ Ｒ 　　　　 Ｌ Ａ ／ Ｏ Ｅ结构， ２ Ｔ 减少访问 存储器的 指令。０） 硬布线控制逻辑。 　　　　硕十学位论文第一章 绪论（） 　　　　 ４ 减少指令和寻址方式的种类。 （）固定的指令格式 。该特点可以使指令的译码逻辑电路简化 从而也使 　　　　 ５ 控制部件的速度加快。（） 通用寄存器和流水线的优化作用。 　　　　 ６ 强调 （） 注重译码的 　　　　 ７ 优化。 为了充分提高系统的 　　　　 性能， 本微控制器内核设计了等长的指令， 每条指令格 式固定 （ 具体格式见 ２ ． ３节所示） ，这样便于流水线实现，提高了系统的运行效率和工作频率。１ ． ４论文的结构安排本论文的目 　　　　 的将课题所设计的微控制器软核的过程及细节完整的记录下来， 希望能 给读者一个清晰的 轮廓。 本论文的结构安排如下：第一章， 　　　　 绪论。 课题的来源及目 介绍 标，完成课题所需要的基本的 ８ Ａ语 Ｄ 言及工具、 一般的ｌ设 ｐ 计流程及验证实现工具 ＦＧ ． ＰＡ 第二章， 　　　　 微控制器的总体设计。 介绍设计的微控制器内核的规格、 性能、 接 口 等，同时 给出设计中的重要问题的 解决办法， 如中断、流水线相关及优化等。这一章给出设计的总体框架及解决设计中遇到的主要问题。第三章， 　　　　 微控制器内 核的各模块的设计。 本章具体介绍各个模块的设计细节， 包括功能、 流程、 编码的关键细节、 综合的结果等。 本章是第二章的具体化， 也 是设计的具体化。 第四章， 　　　　 微控制器内核的验证。 先介绍了验证策略， 然后分别给出具体的验 证策略及结果，给出了 板上验证的程序、步骤及结果。第五章， 　　　　 总结， 总结了 课题所做的主要工作及创新点， 本课题有待改进 指出的地方。硕士学位论文第二章 微控制器的总体设计第二章 微控制器的总体设计２， ．微控制器的功能规格２． ．１微控制器的基本功能 １本微控制器的主要功能是执行传统 ＭＣ －５ 全部 １ 条指令， 　　　　 Ｓ １ １ １ 可根据需要 对系统改进为 １ 位或更高 ６ 位的微控制器。因此如果不特殊指出， 基本设置如各 个寄存器的设置及用法兼容传统的ＭＣ 一５，包括： Ｓ １ 今 ８ 位的Ａ Ｕ宽度。 Ｌ ． 能执行 ＭＣ －５ 的 １１ Ｓ １ １ 条指令。 ． 二组 １ 位的计时器／ ６ 计数器。． 一 组全双工 （ｕ Ｄｐ ｘ 的串 Ｆｌ ｕｌ ） 行口。 ｌ　 ｅ 令 五个具有可设置的２ 层中断优先权的中断源。． 四个 ８ 位的输入口，四个 ８ 位的输出口 （ 没有复用） 端口 ． ． 片内高低各 １８ ２ 字节 Ｒ Ｍ，其中高 １８ Ａ ２ 位为特殊功能寄存器，低 １８ ２ 位为 用户寄存器。 　　　　 ． 七种寻址方式 （ 立即寻址，直接寻址，寄存器寻址，寄存器间接寻址，相对寻址，基址加变址寻址，位寻址） 　　　　 。２． ．２微控制器的新功能 １ 除了 　　　　　　 Ｃ －１ 上面提到的Ｍ Ｓ 的基本功能外，本微控制器内 ５ 核还具有以下的功能： 　　　　令 １ 级硬件堆栈： ６ 堆栈深度为 １ 级即可嵌套深度为 １， ６ ６ 可满足一般程序的要求， 　　　　６ 宽为 １位即为Ｐ 值的位宽。 Ｃ 当执行中断操作或程序调用时， 堆栈指针自 　　　　 动加 １ ，保存当前程序地址；中断返回或调用返回时，堆栈指针自 动减 １ Ｉ 读出保存的程序地址。 　　　　 今 软件复位功能： 启用了Ｐ Ｏ Ｃ Ｎ寄存器中的Ｐ Ｏ ．用作软件复位，只要向该 Ｃ Ｎ６位写入‘ 　　　　即执行软件复位，复位后该位自 １ ’ 动清零。 令 硬件看门狗：为了避免程序“ 跑飞” 造成严重后果，单片机实际应用中往往加入外部看门狗电 使程序“ ” 　　　　 路， 跑飞 时系统自 位９１因 动复 ３。 此本内 计了 ９ 核设 硬硕士学位论文第二章 微控制器的总体设计件看门 　　　　 狗，通过外部引脚控制空门狗是否启用及设置计数值，计数范围为２６６ｋ 满足一般程序长度的要求。 　　 ４， ５－ 今 时钟可 配置： 考虑到 微控制器应用到不同的 场合， 时钟频率有快有慢， 微控 制器在实 　　　　 现的时候可人为指定为外界频率的 １ ２ ４ ８ １，　 ６，　 ，　 ，　 ６ ３，　 １ ，　 ，　 ２ ４ ２ ８ 倍。 　　　　 通过降低时钟频率也可以降低系统的功耗。 此外， 今 模块可配置： 本微控制器吸取了公开源代码的 Ｍ ８５ Ｃ０１可配置模块的优点１１ 占 相当 资 乘法模块及除法 　　　　 大的 源的 ４， 用 ０ 模块可以 选择是否实现， 人为 在一些嵌入式系统中， 　　　　 如果用不到微控制器的乘除法功能， 可在实现的时候取 消乘除法模块，这样大大降低系统的面积开销，从而节省了成本。 　　　　． 任意两个寄存器可以 直接传输数据，可以 使用这种指令：Ｍ Ｖ　ｅ ｌ Ｏ ｄ ｃ， ｉｔ ｒｄｒｃ２　 　　　　 ｉ ｔ０ ｅ２ ． ２微控制器系统结构２ ． 传统Ｍ ｃ ５ 的系统结构 ．１ ２ Ｓ一 １传统Ｍ Ｓ １ 央控制器Ｃ Ｕ 程序存储器Ｒ Ｍ、 　　　　５ 由中 Ｃ－ Ｐ， Ｏ 数据存储器Ｒ Ｍ 算 Ａ、 术逻辑运算单元Ａ Ｕ Ｌ 、定时器 记数器Ｔ 、 ／ ／ 通用串 Ｃ 行接口Ｕ Ｒ 等组成。 ＡＴ 其中 中央控制器Ｃ Ｕ是控制器的核心，负责执行指令、中断处理等操作。 Ｐ Ｐ Ｃ Ｕ同过 一条总线与各 个模块通信， 各种数据分时 传送， 使得每个机器周期高 １ 个时 达 ２ 钟周期， 低了 降 指令的 执行效 传统Ｍ Ｓ ５ 的结 率。 Ｃ － １ 构框图 下’１ 如 ４． １图２ ｔ传统 ＭＳ ５ 徽拉制器的系统结构 一 Ｃ一 １２． ．２微控制器系 ２ 统结构 在分析 ＭＳ５ 微控制器系统结构的基础上，为了 　　　　 －ｌ Ｃ 尽可能提高 指令的执行效率和执行速度，微控制器内核采用以下方法：硕士学位论文第二章 微控制器的总体设计（） 　　　　 １ 提高存储器带宽。一个高速的微控制器内核的瓶颈往往在于存储器的带宽不够， 现代计算机体系结构采用多 种措施提高 存储器的 性能’， ４ 微控制器 ７ ）也借鉴了这种做法， 如引入改进的哈佛体系结构， 将指令和数据分开存储， 存储 器带宽提高了一倍． 本微控制器通过提高指令的字长， 将操作码和操作数一次从ＲＭ 取出 （ＯＣ Ｏ中 ＭＶ 指令例外） 提高了 ， 存储器带宽， 减少了访问ＲＭ Ｏ 的次数， 大 大提高了 系统的执行效率． 指令的设计见２３ ． 节。 （）采用流水线设计。 　　　　 ２ 本内核的数据通路使用了 指令流水线结构，通过采 用流水线设计，在没有冲突的情况下每个时钟周期都可执行一条指令 （Ｏ 例 ＭＷ外，见 ３１１ ．． 的解决办法） 。微控制器的流水线设计具体参见 ２４ ． 节。（） 　　　　 ３ 采用直连结构。内 核取消了 传统 ＭＳ ５ 系列单片机的单一总线，采 Ｃ－ １ 用直连结构， 各模块的数据传输使用单向专用数据线， 尤其在数据交换频繁的三 级流水线之间采用多条单向数据线相互连接， 各个外围模块与第三级流水线也采 用多条数据线直连，这样提高数据传输的并行度，从而加快了数据的传输。 内核的端口如图２ 所示。 　　　　 － ２Ｐ Ｊ（ ０）　 Ｏ ７： 　　　　　　　 （ ０ ｐ ０ ７： ） ０　Ｐ－ Ｉ ０７： ０）ｐｔ　 （ ０） ｏ ７：ｐ Ｊ （ ０） ２　 ７：ｐ Ｊ（ ０ 　　　　　　　 ７： ３ ７： ）　 ｐ ０（ ０） Ｚ　ｗｔ ｏ ． ｗ 月ｔ ： ｄ 日 ７ （ ０） ｐ －ｏ（ ０） 　　　　　　　　　　　　　　　　　　　　 ３ ７：心肠 口ｋＩ ｔ －Ｉ　 ｎ ｏ 　　　　　　　　　　　　　　　 － ｄ ＿０ － ， 口ｔ Ｊ ｎｉｒ ｓｏ 　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 ｘｄｅｒｅｓ 咭ｒ 峨 　　　　　　　　　　　　　　　　　　　　　　 ｘ Ｊ　 ． ＿ － ｔｗ ｔ－ ｄｏｙ ＿ｅ０图 ２ ２顶层模块端 口图 －图２ 中，左边是输入，右边是输出。各个端口说明如下： － ３ｐ＿ｐ ｉ２ｉ３ｉ ０ｉｌ　 ＿　 ：四个８ ， ， ， ＿　 ｐ ｐ 位输入口。 ｗｄｇｃｕｔ ｔ ＿ｏｎ ｏ ：看门 狗计数值输入。 ｒ ｘ　ａ　 ａ ｄｔ ｉ ｍ ａ ：外部Ｒ Ｍ输入数据。 Ａ ｒ ｄｔ ｉ Ｒ Ｍ的指令或者数据输入。 ｏ ａ ｓ　 ｍ　 ａ　 Ｏｃ ｃ ：外部时钟源 。 ｌｋ ｏ硕士学位论文第二章 微控制器的总体设计ｉｏ　 ｎ ｉ ｔ ：外部中断０ ． ｉ ｌ　 ｎ ｉ ｔ ：外部中断 １ ．ｅ ｔ 部复 ｒｅ 外 位． ｓ：ｒｄ　 ｘｉ ：串行输入。ｗ ｄ ｅ： 狗 ｔ　 ｎ 看门 使能， ｏ ｇ　 控制是否启 看门 用 狗。 ｔ ｉ 计时器 计数器 ０： ｅ　 ／ 输入０ ． ｔ： ｉ 计时器 计数器输入 １ ｊ ／ ． ｐ－　 ｏ ２　３　 个 ８ ０ｏ ｌ　 ｏ ０ ， ， ， ：四 ｐ ｐ ｐ 位输出 端口。 ｒ ｘａ ｒ　外部Ｒ Ｍ的地址输出。 ａ ￣　 ｏ ｍ ｄ ： ｄ Ａｒ ｘ ｔｏ ａ 夕ａ ：写入外部Ｒ Ｍ的８ ｍ ａ　 Ａ 位数据。 ｒ ａｒ： ｏ ｄ ｅ　 ｍ　ｄ ｏ 程序地址输出。ｒ ｘ　 ｅ ｏ 外部Ｒ Ｍ写使能。 ａ 一 ｒ　 ： ｍ ｗ ｎ　 Ａ ｒ ｗ ｏ 用于 ｘ ｒ　 控制串 ｄ ： 行模块输入输出 。 ｒ ｏ 行输出 （ ｘ ：串 ｄ　 模式。。 ） ｔ 一：串 ｘ 　 行输出。 ｄｏ系统内部的数据流向如图２３ － 所示。￣，口，卜 　　　　一 ￣ 一 州卜指令流 向控制信号流向 　　　　　　　　数据流向图２３系 部模决及数据流向图 － 统内 系统结构框图如下：硕十学位论文第二章 微控制器的总体设 计图２ ４ 一 系统结构框图由图可以看出，系统由以下部分组成： 　　　　（）　 ｌｅｄ 模块 ： 是 水 第一 负 中 处 给出 　　　　 一 （ 指 ） 也 流 线的 级， 责 断 理、 下 １ ｐ ｅ 　取 ｉｉ ｆ ｐｎ条指令的 地址，同时负责中断或者程序调 用时保存程序计数器（ ） 值。 Ｐ 的 Ｃ （）　 ｌ ｅ 　　　　ｅ　执行 ２ ｐ ｅｎ ｘ 模块） ｉｉ （ ｐ ：也是 水线的第二级， 执行指 它包含 流 负责 令， 了算术逻辑运算单元．（）　 ｌ ｅ ｂ 　　　　ｅ 　 模块） 流水 第三级， 将执 ３ ｐ ｅｎ ｗ （ ｉ ｉｓ 回写 ｐ ： 线的 负责 行的结果 写入寄 存器中， 同时负责输出其他模块给出了地址的数据。 由图可以 看出， 有多条数据线 与其他模块直接相连。 这三个模块是系统的核心部分， 　　　　 所有指令的执行、中断处理都由这三个模块 完成。 每个模块每个时钟周期执行一次操作， 三个模块构成流水线结构， 每个模 块为流水线的 一级。（）　 （ ｍ ｃ ‘ 　　　　 ｉｅ　ｎ计时器 计 模块） 与传统的Ｍ Ｓ １ 功能 ４ Ｔ 即ｔ ｏ ／ Ｃ ｕ ／ 数器 ： Ｃ －５ 的 和设置完全一样。（）　Ｒ 　　　　 通用串行模块） ５ Ｕ Ｔ（ Ａ ：与传统的Ｍ Ｓ ５ 的 Ｃ － １ 功能和设置完全一样。（）　－ Ｇ看门 　　　　Ｏ （ 狗模块） 本模块 ６Ｗ Ｄ Ｔ ： 给出系统的复 信号 钟信号。 位 和时 复位信号包括外部复位、 软件复位、 看门狗复位， 时钟信号即外部时钟的倍频， 范围 －气 根据实 为１ ２ 现的需要选取。在图中可以 　　　　 看到， 各个模块之间有多条数据线直接相连， 尤其是有很多数据 输入输出的回写模块。 通过多条直连的数据线， 数据之间无需排队即可直接传输。硕士学位论文第二章 微控制器的总体设计２ ． ３微控制器指令格式设计传统Ｍ Ｓ ５ 的 Ｃ － １ 指令宽度为８ 长度为 １ 字节， 位， 至３ 格式如下：｝操 作 码｝ ｛数，｝ 据 ｝ 数ｚ｝ 据图 ２ ５ＭＳ ５ 的指令结构 一 Ｃ一 １其中， 　　　　 每一个方框 代表一个存储空间即 一字节， 如果是单字节指令， 则数据 １ 、数据２ 不存在， 如果是二字节指令则数据２ 不存在。 本微控制器内 　　　　 核如果采用存储器的宽度为８ 要在一个周期执行一条指令 位， 是不可 能的。因为传 统的Ｍ Ｓ ５ 指令长度从 １ 字节不等， Ｃ－ １ 到３ 对于三字节指 令读出 整条指令至少需 个时钟周期， 要３ 严重影响了指令的 执行效率。 为此本微控制器设 指令长度统一为３ 　　　　 计的 字节２ｂ， 前面第一字节为 ４ｉ其中 ｔ 操 作码，第二、三字节为操作数。指令的结构图如下：图 ２ ６本微控制器的指令结构 一其中 　　　　 微控制器的操作码与 Ｍ Ｓ １ Ｃ －５ 的操作码的功能完全一样， 助记符和二 进制表示也一样， 因此本内核的汇编程序与ＭＣ －１ Ｓ５ 的汇编程序兼容。 数据 １ 和 数据２ 相当于 Ｍ Ｓ ５ 指令的第二、 Ｃ－ １ 第三字节。 这种指令结构等效为把 Ｍ Ｓ １ Ｃ－ ５ 指令扩宽为３ 字节， 如果Ｍ Ｓ ５ 指令中数据 １ Ｃ－ １ 、数据２ 不存在时， 操作数置 为。 缺点显而易见： ． 如果 Ｍ Ｓ １ Ｃ －５ 指令是单字节或者双字节指令时， 这种指令结构就会至少浪费一个字节。但这种做法确实值得尝试的，优点如下：（ 良 　　　　 Ｄ 好的兼容性。 只要把ＭＣ －５ 的相关指令进行这样的 “ Ｓ １ 水平化” 改 造即可在本内核上执行， 改造工作不大。 这样充分利用了以 前的软件资源， 增加 使用的方便性。 （） 　　　　 ２ 程序容量大。 如前面所述， 本内核的指令结构相当 于把Ｍ Ｓ ５ 指令 Ｃ－ １ 的水平化， 对于不是三字节的指令可能浪费存储器空间， 但是指令水平化后指令宽度扩大， 每条指令的只需一个Ｒ Ｍ地址 （Ｃ值变化一次） 而以 Ｏ Ｐ ， 前指令需要１ 个 Ｒ Ｍ 地址 （Ｃ值变化 １ 次） －３ Ｏ Ｐ －３ ，因而在程序存储器深度不变的情况下硕士学位论文第二章 微控制器的总体设计可以容纳更多的指令。（） 　　　　 存储器带宽。 ３ 增强了 由于每条指令只需一个Ｒ Ｍ地址， 而整条指令 Ｏ 因 可以一次读出， 这样相当于扩大了 存储器的带宽， 与采用哈佛结构将指令和数据 分别处于不同的存储空间从而扩大了存储器带宽相比有同样的作用。 这为高效率 高速度执行程序提供极大的好处。 （） 　　　　 ４ 便于硬件实现。 由于每条指统一了指令长度和指令格式， 便于采用 ＲＳ Ｉ Ｃ 体系结构， 因而硬件实现上提供了 极大的便利： 简化了 硬件设计， 便于流水线实 现，从而可以 提高速度提升效率。２ ． ４微控制器流水线设计２． ．１三级流水线设计 ４采用流水线 显著的 系统的吞吐率， 系 性能‘ ‘。 　　　　 可以 提高 提高 统的 川 川 流水线的级数越多，每级的功能越简单，因而每级所需时间越少即流水线的频率越高． 但是流水线的级数过多，中间涉及的相关也越多， 流水线的调度变得极为复杂， 付出的硬件开销越大。 如果流水线过少， 每级的功能过于复杂有影响流水线频率的 提高。 核 本内 采用 ３级流水线， 每级流 水线即 个模 即 ｐｐｌ ｅ ， 一 块， ｉ ｉ ｊｄ ｅｎ ｐｐｌ ｅ　 ｐｐｌ ｅｗ。 ｉ ｉ ｅ，　 ｅｉ －　 各级功能如下： ｅｎ ｘ ｉ ｎ ６ ｐｐｌ ｅ　（ 　　　　 ｄ 简写Ｆ）根据ＲＭ ｉ ｉ ｆ ｅｎ Ｄ： Ｏ 送来的 指令与 助功能 辅 单元的 数据决定 下一条指令的地址， 同时负责检测中断。 一旦发生中断， 立即执行相应的中断指令。ｐｐｌｎ＿ｘ 简写Ｅ） 执行各种操作， 　　　　ｅ （ ｉｅｉｅ Ｘ： 同时决定写 入寄存器或ＲＭ Ａ 的数据及地址。ｐｐｌｎ ６ 简写Ｗ） 把执行级的结果数据根据写 　　　　ｗ （ ｉｅｉｅ　 Ｂ： 使能信号写入特殊功能 寄存器中或执行级给出的地址的寄存器中： 采样各个中 断源数据及 １０端口 ／ 数据：给出取指译码段和执行段所需的数据。指令 ｉ２ ＋指令 ｉ１ ＋指令 ｉ一 一 一 」卜时间 　　　　　　　　　　　　　　　　　　 图２ ７指令执行时空图 一硕十学位论文第二章 微控制器的总体设计３ 　　　　 级流水线可以 较好解决流水线相关问题引起的“ 汽泡” 避免了复杂的流水 ， 线调控。指令的执行时空图如图２ 所示。图中同一周期内，指令 ｉ －７ 把结果写入寄 存器， 指令 ｉｌ 正在执行操作， ｉ２ ＋则 而 ＋ 则在取指， 条指令同时不同阶段 ３执行。２． ．２微控制器流水线相关及解决办法 ４流水线相关包括结构相关、 　　　　 数据相关及控制相关‘ ｃ ，， ５ａ １　 ｌ 结构相关指不同 　　　　 流水线段同时使用同 一功能单元。 在本内核设计中， 通过改 造指令的机器码结构和使用三段流水线避免了结构相关。 如果指令中包含了立即 数， 执行阶段用到的 数不必再访问ＲＭ Ａ， 立即 Ｏ 和ＲＭ 如指令ＭＶ ｄｔ，ｄｔｌ； Ｏ，　ｒ＃ａａ６ ｐ 如果指令包含了寄 存器寻址等其它寻址方式的数， 通过一个组合逻辑电 可以 路给 出数据的地址发送至流水线回写段， 回写段返回相应地址的数据。 具体的解决办 法见第三章的取指级 流水线模块ｐｐｌｎ＿　 ｉｅｉ ｆ 的设计。 ｅｄ 如果前 　　　　 一条指令执行的结果还没有写入 ＲＭ 而取指令恰好要用到这个 ＲＭ Ａ， Ａ的数据， 这时就会发生数据相关。 本内核采用提前执行除法指令的方式，即在取得除法指令ＤＶＡ 的时候即开始执行除 Ｉ Ｂ ｏ ｔ　 法操作， 此时如果执行级执行的结果是 ＡＣ Ｂ ＡＣ Ｂ 就会发生数据相关． Ｃ 或 或 Ｃ，　 ， 解决办 法：检测到冲突时，取指模块 ｐｐｌ ｅ 暂停一 钟周期取指令。 ｉ ｉ 一ｄ ｅｎ 个时 如果前 　　　　 一条指令的结果数据决定后一条指令的地址时，就会发生控制相关。ＭＳ １ Ｃ －５ 指令中的条件转移指令可能会出现这种情况。如：ＭＶ　， ＩＥ Ｔ Ｏ Ｒ ＤＲＣ ＯＤＮ，　 ｅ ＪＥＲ，　 ０ｒｌ指令＜＞ 　　　　 ２要用到 Ｒ Ｏ的数据决定是否跳转， 但是此时指令＜＞ １ 还在执行阶段， 数据要在下个时钟上升沿 （ 即回写段的写入数据的时钟沿） 才写入寄存器Ｒ 中。 Ｏ 此时冲突标志位置１取指令模块ｐｐｌｎ＿　 ， ｉ ｉｅｆ 暂停一个周期取指令， ｅ ｄ 避免出 错。２． ．３微控制器相关检测 ４ 分析了 　　　　 流水线相关的原因和解决办法后， 如何检测相关， 即从 １１ １ 条指令任 意两条组合 （ ２种组合） 即Ｃ ， ｕ 正确的发现相关才是系统设计的关键所在。 通过对 全部指令的第二、 三字节即数据 １ 数据２ 、 进行分析， 根据寄存器与立即数的关 系进行如下分类：硕士学位论文第二章 微控制器的总体设计（）数据 和数据２ 　　　　１ １ 都是立即数且与寄存器无关如ＬＭ，　 ，　 等。 ＪＰ ＮＰ ＲＴ Ｏ Ｅ （）数据 和数据２ 　　　　１ ２ 是立即数， 但是指令操作码中 包含了寄存器如ＭＶ　 ＯＡ ，＃　 ａ 此时指令中的数据２ 也是立即数。 ｄｔ， ａ 为０ （）数据 是寄存器地址，数据 ２ 　　　　１ ３ 是立即数，如ＭＶ　 ｅｔ ＃　 ａ Ｏ ｄｒｃ，　 ａ ｉ ｄｔ （）数据 和数据２ 　　　　１ ４ 都是寄存器地址，如ＤＮ ｄｒｃ，　 ｅ ＪＺ　 ｅｔ ｒｌ ｉ ｅ 其中 （） 　　　　指令不会涉及到相关， １ 对于 （） （） （） ２，　 ，　 这些指令，进一步把 ３ ４ 数据 １ 和数据分为源数据、目 的数据两类。 源数据即指令执行时要用到的数据， 可能为立即数， 也可能为寄存器数据， 目的数据即执行结果要写入的寄存器地址。 取指级的源数据用一个 ３ 位的 １ 源数据标志寄存器 ｓｓｃｆ 来保存，如下表所 ＿　 ｌ ｒ ｇ ＿　不 。表２ １源 　　　　　　　　　　　　　　　　　　　　　　　　 一 数据标志寄存器加 －３　 ２ －５　 １　　　　 １　　１　　　　 ２　　　 ２ １　　 ４　 １　　２　 １　 １　　　 　　　　 　 ３　 ０　 ９　 ８ 　　　　 ７　ｂ ｔ　 Ｄ Ｔ　　 Ｃ　 Ｃ　 ８　 ｉ　　　　 Ｒ　 Ｐ 　　 　　　　　　　　 Ｐ Ａ　 　　　　Ｒ　　 Ｏ Ｏ ＂ １　 Ｒ 盯６　 　　　　 ５　 ４　 　　　　 　　　　 ３　 　　　　 　 ２ 　　　　　 １　 　　　　　　 ０Ｒ 　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 ６　 Ｒ　　　 ４　 Ｒ 　　　 ２　 Ｒ ５　 Ｒ　　　 ３　 Ｒ　　　　 Ｉ 的其中Ｒ－ ７ 一 用 缓 　　 Ｏ Ｒ 为 般 途 存器， Ｒ，　 ｌ 间 地 Ａ为Ａ Ｃ Ｂ ＠ ０ ＠ 为 接 址， Ｒ Ｃ ，　为Ｂ寄 存器， 进位标 Ｃ为 志位， ＰＲ为数据指针， ｉ 直 ＤＴ ｂ 为 接位地址， ｙ 为 ｔ ｂｔ ｅ直接字节地址。 指令执行时， 将相应的寄存器所在的位置１ 即可。 如指令的源数据中要用到Ａ Ｃ寄存器， Ｃ 则将ｓｓｃｆｇ ＿　 ｌ 的第 １位置１ 指令中的源数据为直 ｒ＿　 ０ ； 接数， 则将相应的地址 （ 位） ８ 写入 ｓ　 ＿　 的３－ ３ ｓｃｆｇ ０ ２ 位中。 ｒ ｌ目 数 　　　　 的 据 志寄 的 据的目 数 标 存器ｓ ｓ ｆ 的 构 设 方 ＿　 ｌ 结 和 置 法与ｓｓ ｆ ｄ ＿　 ｔ ｇ ＿ｒ ｌ ｃ　 ｇ相同，且都由硬件自 动完成。实际的中断检测过程如下： 　　　　（）时钟上升沿到来时取指级流水线取得指令， 译出当前指令的源数 　　　　 １ 立即 据， 时 同 记录当 前指令的目 数据， 上两步同时 的 以 进行， 将结果 写入ｓｓｃｆｇ ＿ｒ＿　 ｌ和ｓ ｔｆ 中 ｊｓ ｌ ，其中ｓ　 ＿　要保 ＿　 ｇ ｄｓ ｆ ｔｌ ｇ 存到下一个时 期． 钟周 （） 　　　　 ｓｓｃ ｇ ２ 将当前的 ＿ｒ一ｌ 与上条指令保存的 ｓｄｔｆｇ ＿　 ｉ 进行比 ｓ ＿　 较，比较的 方法是将ｓｓｃｆｇ ＿　 ｌ 与ｓ　 ＿　按寄存器对应比 如果 ｒ＿　 ｄｔｆｇ ｓ ｌ 较， 其中一个或者多 个相同的寄存器标志位 都为 １或者位地址或字节地址相同则表 明有冲突 ，ｃ ｆｉ ＿　置１ 否则ｃ ｆｉｔｆ 置０ 代码如 ｏ ｌ ｔｆｇ ， ｎ ｃ ｌ ｏ ｌｃ ｌ 。 ｎ ＿　 ｇ 下：ｉ ｓｄ ｆｇ３ ｏｎ ３＝＿ｒ＿　（ ｏｎｏ　 ａｄ　 ｒ ｆｇ－１１１ 　　　　ｔ　 （ ｄｗｔ ２）ｓｓｃｆｇ２ ｄｗｔ ２）　 ｓｓｃ　 ／＂１１１ ｆ（ ＿ｓ ｌ ０　 ｏ　 ｌ ３　 ３ ｎ ＿　 ｌ１＂）一检测是否同一字节地址 　　　　　　　　 １ ｏ ｓ　 ｆｇ２ ｏｎｏ　 ＝＿ｒ＿ｌ（ ｏｎｏ　 ｎ ｓｓｃ　 ／　 １１ 　　　　 ｔ　 （ ｄｗｔ １）ｓｓｃｆｇ２ ｄｗｔ １ ａｄ　 ｒ ｆｇ ＂１１１ ｒ（ ｄ ｌ ２　 ｓ ５ ２　 ５ ）　 ＿ ｌ １ １＂）一检测是否是同一位地址 　　　　　　　　 １硕士学位论文第二章 微控制器的总体设计ｏ 到 ｓ ８１ ｏ ｔ ０ ｎ ｓｓｃｆｇ１ ｏｎｏ　 ＝ 　　　　 ｊ１（ ｄ ｎｏ　 ａｄ　 ｒ＿ｌ（ ｄｗｔ ０／ｏ）） ｒ（ ｔ ４　 ｗ ）　 ＿ ４　 ）一检测特殊功能寄存器是否相同 　　　　　　　　ｔｅ 　　　　　　 ｈｎｃｎｌ ｔ　 ＜ １ 　　　　　　　　 ； ｏｆｉ ｆｇ　 ＇ ｃ ｌ ＝’ｅｓ 　　　　　　 ｌｅｃｎｌｃｊＩ 二’ ： 　　　　　　　　 ＇ ｏｆｉｔ ｇ＜ ０ｅ ｄ　 ； 　　　　 ｎ ｉ ｆ如果取指级的当前指令译出 　　　　 下条指令的地址必须用到的源数据正好是执行 级指令的目的数据，由于执行级的数据 尚未写入，因此必须将冲突标志ｃ ｆｉ ＿　置 １ 暂 ｏ ｌ ｔｆ ｎ ｃ ｌ ｇ ， 停一个时 钟周期 指； 取指级指令为ＤＶＡ 时， 取 或者 Ｉ Ｂ 它 ｅ ｗ　 的 源数据为ＡＣ Ｂ 如果此时执行级指令的目 Ｃ．　 ， 的数据也为ＡＣ 或ＡＣ Ｂ Ｃ 或Ｂ Ｃ．　 时， 将 标志ｃｎｌ ｔ ｌ 置１ 暂停一 冲突 ｏｆｉ ＿　 ， ｃｆ ｇ 个周期取指。２． ．４流水线结构改进 ４ 由于三级流水线使用是同一个时钟且每级流水线每个周期处理一次对应的 　　　　 操作，因而系统的最大时钟频率受制于流水线的最大时钟频率。三级流水线在 Ｓｎｌ Ｐ ｇ 下综合后各级所需时钟周期如下： ｙｐｆ ｒ ． ｉ ｏ０ ｙ　 取指段：１０ ｓ 　　　　 ．ｎ ９３ 执行段： ４ Ｏｓ 　　　　 ．ｎ ４１ 回写段：５ ９ｓ 　　　　． ｎ ５ 因而 时钟周期至少是４． ｎｏ ４ Ｏｓ １ 可以 　　　　 看出执行段的时间比取指段和回写段所需的时间总和还要多， 流水线很不均匀。 通过对执行流水线的关键路径进行分析， 流水线的除法操作占 用的时间 达 ３ｎ， ３ｓ 严重限 系统的最高工作频率。改进的办法：将除法操作提前至取 制了指 即 指级取 指令是ＤＶ人 时， 段， 取 得的 Ｉ Ｂ 即向Ａ Ｕ发出 法 Ｌ 除 操作信号， Ｌ ＡＵ的除法模块根据控制信号和输入的Ａ Ｃ及Ｂ Ｃ 执行除法操作。 即实际上除法模块 成为取指级流水线的一个功能模块， 它的输出结果到执行级流水线。 但是基于模块功能 分的 便 综 划 方 及 合时Ｒｓ ｒ Ｓ ｒｇ（ 源复 可以 的 少面 ｅ ｕｅ　 ｉ 资 用， 有效 减 积 ｏｃ ｈ ｎ ａ开销） 考虑， 的 微控制器内核设计时依然将除法模块放在Ａ Ｕ中。这样除法在 Ｌ取指级开 始执行， 经过一个时 钟周期 ＤＶ　 到达执行级流水线中， 后， Ｉ Ａ Ｂ 此时只需选择 Ａ Ｕ中的除法结果即可，这样除法实际上执行了两个时钟周期。如图 ２ Ｌ－２所示的虚线即除法控制使能信号。经过这样的改进后，流水线最大时钟为 ２． ５　 ２ ０ ｎ，比之前提高了 ３ ｓ 一倍以 上。这样改进后， 　　　　 可能出现这样的情况，即取指级流水线取得 ＤＶ　Ｂ指令后立 Ｉ Ａ硕士学位论文第二章 微控制器的总体设计即发出除法使能信号至 Ａ Ｕ中开始执行除法，由于 Ａ Ｕ为组合逻辑模块， Ｌ Ｌ 无 需等待时钟边沿立即执行。 除法操作的操作数为Ａ Ｃ Ｂ 如果执行级中正在执 Ｃ ．　 ，行的指令的结果数据要写入Ａ Ｃ Ｃ 或Ｂ Ｃ ．　 这样就会发生数据相关。 或Ａ Ｃ Ｂ ， 解决办法： 检测到冲突， 一旦 取指级模 ｉｌｅ　 取指， 发出 块ｐ ｅｎ ｆ暂停 ｐｉ ｄ 否则 除法使能信号提前执行除法。２ ． ５微控制器堆栈设计为满足流水线高吞吐率的 　　　　 要求， 本微控制器设置了 硬件堆栈来自 动保存中断 或者程序调用时程序的地址。 堆栈的深度为 １ 级， ６ 堆栈的位宽为１ 位。 ６ 当执行中断 （ 程序调用） 堆栈 前ｐ＋　 时， 将当 ｃ １ 值入栈然后 指针自 动增一， 中断返回时 将Ｐ 值出找且指针自 Ｃ 动减一 程序如下：－ ＩＯ　 Ｆ ｓＩＬｓＯ ｔ Ｆ 　（ｉｔ　 ａ ｕ Ｌ ｒ ｎ　 ｔ　，先进后出） 一：ｖ ａｄ ｓａｄ　 ｕａｄ ｓ ｓ ｅ　ｒ ｓ　 ｏｐｔ　ｒｓ ａ ｄ ｅ ｎ ｕ ｄｅｆ ＿ｒｐ ｃ ｓ ｌ ｂｇ ｉ ｐ ：ｏ ｓｃ ）　ｎ ｌ ｏ ｒ ｅ （ｋ ｅｉ ｏ ｉ ｋｖｎ ｎ ｃ ＝ 今ｈ 　　　　 ａｄ　 １ｔ ｎ 取Ｉｅｅ ＇ ｔ　 ｌ ｋ ｅｉ ｒ＝ ＇ｈｎ 　　　　　　　　 ｆ　 ＇ ｔ （ｔ １ ｅ ｓ ）　ｓ－ ０ 　　　　　　　　　　　　 ｐ ；ｅｓ 　　　　　　　　　　 ｌ ｅｉ ｅ　 ｎ　 ｔｎ 　　　　　　　　　　 坟ｓ ｒ　 １　 ｓ ｅ＝Ｉ　 ｗ ｈ ｅｒ （ ）　 ｐ　ｔ；　ｅ　 ｅ ａｄ ｓ ｌｈ ｎｘｐａｄ ｓ 　　　　　　　　　　　　　　　　（ｅ　ｔ　ｄｒ ｓ ａ ｓ ＜ ｓ ｄ ａ －ｖ ｐ ｓ ｔ　ｅ ＋ ｔ ｅ ｃ　 ｅ ） ｍ ｐ ＝　 ａ ｉ ｓ ｒ ｎ ｄｒｓ 一 ａ ｅｅ ｄ　 　　　　　　　　　　　　　　 ｎｉ ｆ ，ｓ ＜ ｓｓ； 　　　　　　　　　　　　　　 ｐ　 　 ＝　 ｐｅｄ　 　　　　　　　　 ｎｉ 此ｅｄ　 　　　　 ｎｉ ｆ ，ｅｄ　ｃｓｆ ＿ｒ ｎｐ ｅ ｉ ｐ ； ｒ ｓ　 ｏ ｏ ｌ ｏｐ ｃ ｓｗ　ｅ， ｒ ｅ，）　ｎ ｒ ｅ （ ｗ ｎ ｄ　ｓ ｂ ｉ ｏ ｓｓ ｒ　 ｅ ｓ　 ｎｐ ｅ ｇ ｉ ￣　ｅ ＇　ｅ 　　　　＝ ）　 ｆ ｗ ｎ　 ｔ ｎ （ ｒ　 １ ｈ ｓｉｓ＝５ｔ ｎ 　　　　　　　　 ｆｐ １）　 （ ｈ ｅｓｓ 伞 ０ 　　　　　　　　　　　　 ＿ｐ ；ｅｓ 　　　　　　　　　　 ｌ ｅｓｓ － ｓ＋； 　　　　　　　　　　　　 ｓ　 ｅｐ ｐ １硕士学位论文第二章 微控制器的总体设计ｅｄ　 　　　　 ｎｉ 此ｅ ｉｓ　ｅ ＝ ＇ｈｎ ｌｆ ｒ ｎ １　 ｓ（ ｄ ＿ ）　 ｔ ｅｉｐ ｔ 　　　　ｎ 双 ｙ）　 ｓ ｈ ｅｓ　 ＜ １； 　　　　　　　　 一ｐ　 ５ ｓ ＝　ｅｓ 　　　　　　 ｌ ｅ，印＜ ＳＡ； 　　　　　　　　 一 ＝　 Ｐｅｄ　 　　　　 ｎｉ ｆ ，ｅｓ 　　　　 ｌ ｅｔ叩 ＜ ｓ； 　　　　　　　　　　 ＝　 ｐｅｄ　 　　　　 ｎｉ ｆ ，ｅｄ　ｃｓ ｎ ｐ ｅｓ ｒ ； ｏｐ ｃｓｓ）　ｉ ｒ ｅ（ ｂ ｎ ｏ ｓｐ ｅ ｇｉｓ Ｏｔ 　　　　 ｎ ｔｐ ）　 （＝ ｈ ｅ ｓ ｄｔ ＜ ｒ （ ） 　　　　　　　　 ｐ　ａ ＝　 １ ； ａｏ　 ａ ５ ｎ ｔｅｓ 　　　　 ｌ ｅｓ－ ａ ＜ ｒ ｓ １ 　　　　 － ａ （ － ； ｐ如ｔ ｏ　 ｍ ｐ ）ｅｄ　 　　　　 ｎｉ 北 ｅｄ　 ｃｓ ｎ ｐｏｅｓ ｒ ；２ 全同步设计 ． ６本内核各个模块使用了全同步设计。 　　　　 微控制器外部的复位信号必须保持两个 时钟周期才能被正确采样， 这样避免了外部毛刺输入引起系统复位， 提高了抗干 扰能力和可靠性。 微控制器内部各个模块的复位信号必须保持一个时钟周期等待时钟上升沿到来才能引起复位， 这样避免了内部毛刺传递引 起模块复 提高了 位， 抗干扰能力和稳定性。 在基于 ＶＤ 　　　　 Ｌ的设计中， Ｈ 全同步的时序进程里面只有时钟信号，复位信号必须在时钟沿到来才能有效，如：ｐｏｅｓｃｋ ｂ ｉ 　　　　 ｌ）　ｇｎ ｒｃｓ（ ｅ ｉ （ｌ＇ｖｎ ａｄ　 －１）ｔｅ 　　　　　　　　 ｃｋ＇＇ ｈｎ 一时钟上升沿到来 ｆ　 ｋｅｅｔ　 ｌ ｃ ｎｉ（ ｔ　）ｔｅ－复位信号有效 　　　　　　　　　　 ｆ　 ＇　 ｈｎ－ ｒ １ ｓ ＇． ，．．． 复位处理 　　　　　　　　　　　　 … ．．．一ｅｓ 　　　　　　　　　　　　 ｌｅ 一复位信号无效… … 。．一正常处理 　　　　　　　　　　　　 ．．硕士学位论文第二章 微控制器的总体设 计这样复位信号经过寄存器锁存后才输出，同步电路如图２７ 　　　　 － 所示． 使用全同步设计可以方便合理的安排系统的时序， 　　　　 同时全同步设计可以减少 输出 毛刺， 提高系统的稳定性’ １ ７８ ４ ７其他信号－ 州ＤＱ组合逻辑电路 　　结果输出复位信号 ｒ － ｓ ＨＤ　 ｔ　 Ｑ时钟信号 ｅ ｌ ｋ图 ２８同步电 － 路示愈图由于本课题设计的是一个软 Ｉ 　　　　 Ｐ核，全同步设计可移植性非常好，可适应不同公司不同工艺库的芯片。硕十学位论文第二章 微处理器内核模块的设计第三章 微控制器内核模块的设计在第二章介绍了 制器的功能、 　　 微控 规格及系统结构， 给出了 解决关键问 题的 方法，本章详细介绍系统各个模块的设计．３１　 ｅ ｅ ｄ（ 指 ．　ｉｌ ｅ　取 级流水线） 　ｐ ｉｓ ｐｎｆ 模块设计三级流水线是系统的主要部分，而第一级流水线则是三级流水线的核心。 　　　　 ＂ ｉｅｉｅｆ”中， ｐｐｌｎ”表示流水线，ｆ 是 “ｅｃ ａｄ　 ｏｅ”即 ｐｐｌ ＿　 ｎ ｄ ＂ｉｅｉｅ ｄ ｆｔｈ　 ｄｃｄｒ ｎ ｅ 取指令并且译码。 第一级流水线主要实现以下几个功能： （） 　　　　Ｃ 及转换指令格式： １ 产生Ｐ 值以 每个时钟周期取得指令并且给出 下条指 令的地址， 满足系统流水处理指令的需要， 也就是程序计数器 （Ｃ 要每个时钟 Ｐ）周期给出下条指令的 １ 位地址。 ６同时为了 　　　　 便于下级流水线执行， 对一些指令进行了 转换。 于本内核的指令 由 集是传统ＭＳ １ Ｃ－５ 指令集的格式的变形， 指令的功能完全一样。 因而指令的寻址 方式与ＭＳ５ 兼容。 Ｃ－１ 本内核对ＭＳ５ 的７ Ｃ－１ 种寻址方式解决办法如下： 立即 　　　　 如Ｍ Ｖ　 ， ａ ，此时只需将当前的Ｐ 值加 １ 寻址： Ｏ Ａ＃ ｔ ｄａ Ｃ 即可。 直接寻址： 　　　　 如Ｍ Ｖ　 ， ｉｃ 于指令编码中 Ｏ Ａ ｄｅ ，由 ｒｔ 包含操作数的地址， 只需 向回写流 水线 （ 模块） 操作数的地址 ＤＲＣ 即可 给出 ＩＥＴ 得到操作数， 将操作数写 入当前指令的第二个字节输出至执行流水线模块也就是相当于把当前的指令转 化为Ｍ Ｖ　 ＃ａ ， ＃ａａ 取得操作数。 Ｏ 　Ａ，　ｔ 其中 ｄｔ 即 ｄａ 所有直接寻址指令都是先取得操作数后再改变为立即寻址指令送往执行级 　　　　流水线模块。寄存器寻址： Ｏ ＡＲ， 　　　　 如ＭＶ　Ｏ 和直接寻址指令类似， ，　 先取得寄存器的数据， 在 改变成立即寻址指令 送往下一级流水线。 寄存器寻址与立即 寻址在指令符号上有 区别， 在硬件实现上没有任何区别， 侮个ＲＭ Ａ 的地址位数都是８ 位且不重叠， ， Ｒ （＝　 １ ２ ３ ４ ５ ６ ７ ｉ　 ，　 ，　 ，　 ）都是 Ｒ 中的一个，回写流水线模块根据送来 ０ ，　 ，　 ，　 ，　 Ａ Ｍ的地址给出相应的Ｒ 的数据。寄 　　　　 址： ＭＶ　 ＠１寄 器的内 操作 存器间接寻 如 Ｏ Ａ Ｒ， 存 ，　 容是 数的地址， 与直接寻址相比，首先要知道寄存器的数据，然后根据将这个数据送往回写流水线模块，硕士学位论文第三章 微处理器内核模块的设计回写流水线模块根据对应的ＲＭ Ａ 给出相应的数据． 解决办法：两次访问ＲＭ 第 Ａ， 一次根据ＰＷ Ｓ 确定Ｒ 的数据，再将此数据作为地址发 ｉ 送至回写流水线取得实际的数据。相对寻址： ＪＰ　 ， 　　　　 如 ＳＭ ＲＬ 指令中包含当时地址的偏移量， Ｅ 因而只需将 Ｐ （ Ｃ无 符号数） 十ＲＬ（ Ｅ 有符号数）送往 ＲＭ Ｏ 即可得到下条指令的地址。 基址加变址寻址：如 ＭＶ ＡＣ＋ＰＲ 这类指令本身没有包含执行所需的 　　　　 ＯＣ　 ＡＤＴ， ，　数据， 且执行数据不在ＲＭ 但是给出数据所在的 Ａ 中， 地址， 只要将Ｐ＋ ＰＲ Ａ Ｃ ＤＴ＋ 的数据送往 ＲＭ Ｏ 即可得到所需的操作数，下面有进一步的阐述。 位寻址： 　　　　 ＥＢ　解决办法是 位所在的字节读出， 取得该字节的 如ＳＴ Ｃ ， 将该 此时 方式与直接寻址一样， 其中先要根据指令的第二字节确定操作的数据的地址， 将 该地址送往回写流水线模块， 回写流水线根据地址给出相应的数据 （ 一个字节） ．执行级根据指令只改写相应的位，在第二节里面将有介绍。（）实现中断处理： 　　　　 ２ 及时响应系统的中断； 口 为 存在高优先权的中断时必须 先执行，否则执行低优先权的中断，中断后能正确返回中断前的程序。 （） 　　　　 ３ 实现堆栈功能：当 相应中断或者执行程序调用时，能正确保存当前的Ｐ 值，中断返回或者调用返回时能正确恢复保存的地址。 Ｃ（） 　　　　 ４ 正确处理ＭＶ 指令： ＯＣ 在本内核的指令中， ＯＣ ＭＶ 指令需要特殊处理， 因 为指令所需的操作数不在指令而在ＲＭ 需要再次访问ＲＭ Ｏ 中， Ｏ 得到操作数并更改 为立即寻址指令类型。 具体的解决办法： 使用两个周期译码。 遇到该类型指令时， 第一个周期程序计数器给出 地址＠＋ＰＲ ＡＤＴ 或者＠＋Ｃ Ｏ 取操作数，同时本级 ＡＰ 至Ｒ Ｍ 流水线输出ＮＰ空指令） Ｏ（ 给下一级流水线（ 下一级流水线相当于暂停一个周期） 。 第二个时钟周期取得操作数后，当前的ＭＶ 指令转化为ＭＶ　，　 ａａ ＯＣ Ｏ Ａ ＃　 指令， ｄｔ 其中的数据 ｄｔ ａａ即第二个周期取得的数据，这样本流水线在第二个周期向下级 流水线输出ＭＶ　 ＃　ａ Ｏ Ａ ｄｔ，执行所需的数据包含在指令本身中。 ，　 ａ （）冲突检测及处理：微处理器必须正确的检测冲突并且消除冲突。对于 　　　　 ５ 条件判断指令， 第二章 由 所知， 本流水线遇到条件跳转指令时必须要知道前面的 指令是否与该条件有关。 本级流水线根据 ｃｎｌ ｔ 的值来判断是否需要暂 ｏｆｉ Ｊ地 ｃ 停． 具体的 解决办法见第二章的２４３ ．．． 本模块运行过程如下： 　　　　 每一个内部时钟 ｃｋ ｌ 上升沿到来后， 指令寄存器保存 当前的指令， 外部复位、 中断信号等输入并保存： 如果复位有效则进行复 本 位， 模块所有输出都置零； 如果上一条指令是ＮＷ， Ｏ 则给出数据所在的Ｐ 值取得数 Ｃ据：以上情况不存在时， 如果有中断输入，则进行中断处理： 如果当前正在执行高优先权的中断， 则输入的中断不予相应， 否则如果输入的是高优先权的中断且目前执行的是低优先权的中断处理的时候， 则暂停当前的低优先权中断， 进行高硕士学位论文第三章 微处理器内核模块的设计优先权中断的 处理， 理完毕后再 处 处理低优先权， 如果当前没有中断处理则响应 当前的中断输入；以 上都不存在时， 如果检测到指令有冲突， 则暂停一个时钟取 指令， Ｃ值不 Ｐ 变化： 否则进行正常的指令译码，即译出 下一条指令的地址、 转 换指令格式 最后 等； 将指令及控制信号在下一个时钟上升沿到来之后稳定的输出 至下一级流水线模块ｐ ｅｉｅｅ 的寄存器输入端。 ｉ ｌ ￣　 ｐ ｎ ｘ 本模块的执行流程如图３１ －所示。指令及控制信号输出至ｐ ｅｎ ｅ ｉ ｌｅ ｘ ｐ ｉ－图 ３ １ｐ ｅ　 － 的 － ｉ Ｉ ｅｆ 执行流 ｐｉ ｄ ｎ 程图模块的结构图如３ 所示。模块综合后的框图如图３ 所示。 － ３ － ２ 取消所有综合优化，取消 Ｕ Ｏ口插入） ： 综合结果需要的资源如下 （Ｒｓ ｒ Ｕａ Ｒｐｒｏｐ ｅｎ ｆ ｅ ｕ ｅ　ｇ ｅｏ ｆ ｉ ｌｅ ｄ ｏ ｃ ｓ ｅ　 ｔ　 ｐ ｉｓ　 ｒ　 ｅ Ｍ ｐｉ ｔｐｒｘ２１ ０ ４６ ａｐ ｇ　ａ：　 ０ ｆ ５－ ｎ ｏ　 ｃｖ ０ ｇ ６ ｔ硕士学位论文第三章 微处理器内 核模块的设计Ｒ Ｍ／Ｏ ｕａｅ　 ｍ ｒ Ａ Ｒ Ｍ　 ｇ ｓｍ ａ ｓ ｕ ｙＤ ａＰ ｒＲ ｍ （Ａ １Ｘ　）１ ｕｌ　 　 ｓ　 Ｍ　 １　 ６ ｏ ａ Ｒ ｔ ６ Ｄ ：　 Ｂｏｋ　ｍ ： ｏ ４ （％ ｌ Ｒ ｓ １　 ０　 ） ｃ ａ ｆ　 ２Ｍａｐ ｇ　 ｍ ｒ： ｐｉ Ｓｍ ａ ｎ ｕ ｙＴ ｔ Ｌ Ｔ：　 （％） ｏ ｌ　 ｓ５７　 ａ Ｕ ８ ５的０文ｖ ） ． ： ０Ｗ　 Ａ ＪＰ： － 目． ｕ ） ａ 义１ ｂ 口仁 ５ ） 妇Ｊ 口功 如一 功 口 脚 ． 口仍 Ｊ ｝ Ｊ 目 」刀 刃７ ｎ‘ 口 」口月〕 。们 翻 川Ｊ口功 洲比 － 幼屯门 Ａｃ 口习）流 一ｎ 沪口 幻叹 Ｊｄ由Ｊ ６ 曰匆 喊１ 刃〕比 ａ 口． Ｊ口勺 ａ Ｊｎ　幽 成肠 －细 归 目 们￣图３２　 ｅｉ ＿ｄ 　　　　　　　　　　　　　　　　　　 － ｐｐｌ ｅｆ 的综合后的顶层结构ｆ ｉ ｎ ｌ ｑ综合后最小工作周期： ０ ３ ｎａ ２． ２　 ２ ｓＲ ０Ｍ操作 数地址产生指今哲存至 ｐ ｅｎ ｘ ｉ ｌｅ　 ｐ ｉｅ＿冲 突到断译码及中断处理Ｐ Ｃ中断 ｉ输入ｐ ｅｎ ｆ ｉ ｌ ｅ　 ｐｉ ｄＦＬ ＩＯ中 断来自ｐ ｅｎ￣　 ｉｌｅ ｐｉ ｗ指令变换指令及控制输出幸至ｐ ｅ ｅ ｘ ｉｌ － ｐｉ ｅ ｎ图３３　 ｅｉ ＿ 内 － ｐｐｌ ｅｆ 部结构图 ｉ ｎ ｄ２ ２硕十学位论文第三章 微处理器内 核模块的设计３ 　ｐｅｎ一ｘ（ 行级流水 模块的设计 ． ｉｌ 　 执 ２　ｐｉ ｅ ｅ 线）ｐ ｅｎ ｅ 　　　　 要完成的 ｉｌｅ ｘ ｐ ｉ－　 功能是： 根据指令发出操作控制信号至 Ａ Ｕ模块， Ｌ 接 收Ａ Ｕ模块运算结果， Ｌ 将指令、 写入地址、写入数据以及写使能信号至回写级模块。ｐ ｅ ｅ　 实 　　ｎ ｅ 主要 现如下功能： ｉｌ ｘ ｐｉ（） 　　　　 １ 译码及控制： 根据相应的指令向Ａ Ｕ模块发出控制信号执行相应的操 Ｌ作。（） 　　　　 ２ 取得操作数： 通过采用直连结构， Ｃ ．　 Ａ Ｃ Ｂ等特殊功能寄存器的数据直 输 到 模 ； 些 接寻 的 令 如Ｍ Ｖ　ｉ＃ ｔ 取 要 入 接 出 本 块 一 间 址 指 ， Ｏ ＠ ，　ａ 得 写 的 Ｒ ｄ 等 ａＲ Ｍ的 据； Ａ 数 指令Ｍ Ｖ Ａ Ｒ等需从 Ｏ Ｘ　， ｉ ＠ 外部Ｒ Ｍ取 Ａ 得数据。（） 　　　　 ３ 将结果及对应的地址输出： Ｌ 将Ａ Ｕ执行的结果以及要写入的地址写入 到Ｒ Ｍ中。 于不同的 Ａ 由 指令执行的结果写入的本模块最多同时要写入三个结果， 如执行ＤＶ指令时，要改写的寄存器为Ａ Ｃ Ｐ Ｗ及Ｂ寄存器． Ｉ Ｃ ，　 Ｓ（） 　　　　 ４ 将中断位清零：中断响应后必须清除相应的中断标志， 本级流水线根 据上一级流水线给出的中断使能将相应的中断标志清零．流水线的内部结构框图如图３ 　　　　 一所示。图３４　ｐｌｅ　的内 －　ｐ ｅｎ ｆ ｉ ｉ ｄ 部结构框图电路实际运行的 　　　　 过程如下：在每一个内 部时钟 ｅ 的上升沿到来后，如果是 ｌ ｋ 复位则将所有的寄 存器置零并将所有的 输出置零， 否则寄存器将当 前的指令及控 制信号保存： 如果中断使能信号有效， 则进行中断处理， 即将相应的中断位清零；没有中断处理时，如果当前指令要用到 Ａ Ｕ操作，则向 Ａ Ｕ发出相应的操作 Ｌ Ｌ硕士学位论文第三章 微处理器内核模块的设计命令及提供所需的操作数；如果不需要Ａ Ｕ处理，如传送类指令，则进行一般 Ｌ 处理；最后写入控制器根据当前指令，将操作结果、写入地址、写入使能输出， 下一个时钟周期上升沿到来之前稳定的输出到下一级流水线寄存器输入端。 执行 级流水线的流程图如图３ 所示。 － ５Ｉ 来自ｐ ｅ ｅ ｄ 　　　　　　　　　　　　　　　　　　　　　　　 ｉｌ ｓ　 ｐｉｅ ｎｆ指令寄存器 是ｒｔ ？ ｓ ＝１　至ｐ ｅｎｗ　 ｉｌｅ ｂ ｐ ｉｅ ｗ复位处理取址】 地取操作数｝ 　　 是是否中断？ 否中断处理操作数 　　　　来自ｐ ｅｎ 　 ｉｌｅ ６ ｐ ｉ一 ｗ是是否需要 Ａ Ｕ处 Ｌ否Ａ Ｕ控制模块 Ｌ控制信号至 ＡＬ Ｕ地址数据 　　一般处理来自ｐ ｅｎ ｗ ｉ ｌｅ　 ｐｉ－＊　 Ａ Ｌ Ｎ Ｕ结 界 Ａ ＬＵ写入控制器操作数至 ＡＬ Ｕ至ｐ ｅ ｅ 　 ｉｌ ｓ６ ｐｉｅ ｎｗ图３５　ｅｎｅｘ － ｐ ｌｅｅ 的执行流程图 ｉ ｉｓ　 ｐ本模块综合后的顶层模块图如图３ 所示。 － ６ 综合后的资源占 用情况如下 （ 取消所有优化，取消Ｕ 插入） Ｏ口 ： Ｒ ｓ ｒ Ｕａ Ｒｐｒ ｏ ｉ ｌｅ　 　　　　 ｓ ｅ　 ｏ ｆ ｐ ｅｎ ｅ ｅ ｕ ｅ　 ｇ ｅ ｔ　 ｐ ｉ ｘ ｏｃ ｒ　Ｒ Ｍ／Ｏ ｕ ｇ ｓｍｍ ｒ 　　　　 Ｍ　 ａｅ　 ａ Ａ Ｒ ｓ ｕ ｙ２６ １　 （Ｏ ５Ｘ１ 　　　　Ｍｓ　 Ｍ２６ ）４ ５ｘ Ｒ Ｏ Ｒ ：　Ｍ ｐｉ Ｓｍ ａ ： 　　　　ｕ ｍ ｒ ａｐ ｇ　 ｙ ｎＴｔ　Ｌ ｓ５５　 　　　　 Ｔ：　 （ ） ｏ ｌ　Ｕ ４ ５ ａ ％ 模块综合后的最小时钟周期：１． ９　 ０ ４ ｎｏ １ ｓ２ ４硕士学位论文第三章 微处理器内核模块的设计．“ －“了 Ｏ ）ａＣ Ｃ　Ｏ｛ ０ ７： ）ａｌ ＿ＯＳ ｕ ｗ　１７ ｍ （ａｌ ｕ　ｒ ｔ ｓｌ ａ＿ｉ７： （ ０）ａ －　 ＝ ｏ ： ｌ ａｔ　 口 仍口１ ｕ　ｃ ｄ　Ｏ（ ５： ｍ ｔ　 ０）二 ｕ ｒ ｌ ｌ７－ ） ｓｆ ｂ （ Ｏｄｐｔ＿１ ５ Ｏ ｒ （１ ） ｆ Ｊ Ｏａｔ＿ＩＪ３ Ｏ） ｄ　 ｒ （ Ｉ ＿Ｂｎ＿Ｉ３ 仍 ｎｔ （ 口．， １ ７　 丫 （ Ｏ） ｒ ｍ － ｄａ ａ＿城１： ａｒ ｔ ０） ｌ ａ ｄ ０ － ．一」７： （ ０）ａｌ ０－Ｄａ ａ　 （ ０ ｔ ０ ７： ）曰ｌ ０＿Ｏａ ｂ　０（ ０） ｔ ７：．‘ ｕ一ｐ： ｗ　 Ｏ（ ７旧）ａ７－Ｉ （ ｎｓｔ＿０（ ０） ｒ ７：ｒ ａｍ ｘ ＿ａ口ｄｒ ＿ｏ（ ｔ５． ） ０ｒ ａｍ － ｄａｔ ａ＿ｏ（ ０） ７： ｒ ａｐ　ａｄｄｒ Ｏ（ ０） ｃ　 ７：．ＰＪ （ ０） Ｔ－ｒ ＿ａｄｄｒ ａｏ ＿ａ口 ： ） ０ｔ ａ ｄ － ｏ ． ，　 ｏＭ Ｗｔ ｏｎ　 ｃ ４７． ） ０ｒ ａｐ　ｄａｔ ｂ　０（ ０ ７： ）ｒｐ ａ －ｄａ ａ　 ７１ ） ｔ Ｏ｛ ０ｍ ．．－．（ ０ ３： ）ｒ ａｍ － 勺 ， ．ｎ　． 勺 　　 － －Ｔ ｏｏ　 Ｌｅ ｖ ｅｌ　 ．ｍ ｆ ０１ Ｓ ａ图 ３６　 ｅｉ －ｘ － ｐｐｌ ｅｅ 综合后的模块接口图 ｉ ｎ３ 　ｐ ｅｎ ｗ 回写 ． ｉ ｌ ｂ（ 级流水 模块的 ３　ｐ ｉ ｅ　 线） 设计ｐ ｅｎ一 ｂ 　　　　 模块负 ｉ ｌｅ ｐｉ 　 ｗ 责把执行级的结果写入 Ｒ Ｍ，同时输出 Ａ 指定地址 （ 来自 前面两级流水线） Ａ 数据。本模块的主要功能及实现办法如下： 的Ｒ Ｍ的（）写入各个模块的输入数据：由于执行级的结果可能有多 　　　　 １ 个，如 ＤＶ Ｉ， Ｍ Ｌ Ｕ 指令时必须写入Ａ Ｃ Ｂ Ｓ 寄存器， Ｃ ， 及ＰＷ 指令Ａ Ｄ Ｓ Ｂ Ｄ ，Ｕ Ｂ等要改写Ａ Ｃ Ｃ，ＰＷ 寄存器，因此必 Ｓ　 须对存储器 进行特别的设计才能满足同时写入多 个数据的要求。同时也要写入其他模块的输入数据，如串行口 接受到的数据。 （） 　　　　 ２ 输出请求的数据：由于取指级流水线和执行级流水线都需要从回写级流水线取得操作所需的数据， 而且可能同时向回写级取不同Ｒ Ｍ地址的数据， Ａ 单个Ｒ Ｍ是不能同 Ａ 时被访问的，因而也需对存储器进行特别设计。 （） 　　　　 断 ３ 实时刷新中 源：当 外部中断 ｉｏ ｉｌ中断或者串 有了 ｎ ，　 ｔ ｎ ｔ 行口 接收或者发送结束中断标志时，必须马上改写相应的中断标志位。硕士学位论文第三章 微处理器内 核模块的设 计可见 ｐ ｅ ｅ　 　　　　ｎ ｗ 模块的 ｉｌ ｂ ｐｉ 关键是要设计出 满 时 个数 能 足同 有多 据输入 （ 其中最多有一个是用低 １ 字节的Ｒ Ｍ， ２ ８ Ａ 其他的是特殊功能寄 存器即高 １ 字节的 ２ ８ Ｒ Ｍ）多个数据输出 （ Ａ 其中最多有两个是低 １ 字节的Ｒ Ｍ，其他的是高１ ２ ８ Ａ ２ ８字节的特殊功能寄存器） 解决办法： ．写 伸 　　　　　　　　　　　　　　　　　　　　 入 能 写 地 入 址 写 数 入 据 来自ｐ ｅｎ ｅ ｉｌｅ　 ｐｉ ｘ至 Ａ Ｕ等 ＬＡ Ｃ专用数据线 Ｃ图 ３７回写级模块组读写结构框图 －（）对于高 ２ 字节 Ｒ Ｍ。特殊功能寄存器尤其是 Ａ Ｃ Ｐ Ｗ 寄存器输 　　　　 １８ １ Ａ Ｃ ．　 Ｓ入输出 非常频繁，而且数目 不是很多 （ ３ 个，与Ｍ Ｓ １ 共 １ Ｃ － 相同） ５ 采用直连结构，输入无需确定地址直接写入，输出也无需先确定地址直接与多个模块相连。 从ＦＧ Ｐ Ａ的硬件层次来说， 这些寄存器不是基于给定地址访问的ｂ ｃ Ｒ Ｍ， ｌ ｋ　 而 ｏ Ａ 是普通的单个 ８ 位寄存器（ 为了满足扇出数的要求会同一个寄存器要复制多个） ．（）对于低 ２ 字节 Ｒ Ｍ。在 Ｆ Ｇ 　　　　 １８ ２ Ａ Ｐ Ａ中一般较大的Ｒ Ｍ 都是调用片上己 Ａ有的Ｒ Ｍ块，基于ＦＧ Ａ Ｐ Ａ的自 动综合的Ｒ Ｍ块最多能同 Ａ 时写入或者读出一个指定地址的 Ｒ Ｍ 的数据，通过对 １１ Ａ １ 条指令的分析，传统的 Ｍ Ｓ １ Ｃ －５ 指令遇到中 者程序调 断或 用时必须写入Ｐ 值到 （ ） （ ＋ ） 至少需要两 Ｃ的 Ｓ及 ｓ １ 中， Ｐ ｐ 个时钟周期才能写入． 核通过采用硬件堆栈自 本内 动保存 Ｐ 值避免了这个问题， Ｃ写入时最多有一个指定地址的Ｒ Ｍ值，不违背 Ｒ Ｍ块的写入限制。输出指定 Ａ Ａ的数 据时， 取指级 流水线 （ｉ ｌｅ ｄ ｐ ｅｎ ｆ和执行级流水线 （ｐ ｉ ｅ 可能同 ｐ ｉ－　 ） ｐ ｅ ｅ　 ｉｌ ｘ ｎ ） 时请硕十学位论文第三章 微处理器内核模块的设 计求指定地址的Ｒ Ｍ的数据。 Ａ 通过复用 Ｒ Ｍ块，即 Ａ 使用两个 １ 字节的 Ｒ Ｍ ２ ８ Ａ块， 它们有相同的写入电路以便Ｒ Ｍ块内数据相同， Ａ 不同的读出电路分别对应取指级流水线及执行级流水线的输出。 ．这样Ｒ Ｍ写入数据时可以 　　　　 Ａ 写入低 １ 字节 Ｒ Ｍ一个字节，高 １８ ２ ８ Ａ ２ 字节多个数据，读出 数据时 读出２ 可以 个低 １ 字节的数据， ２ ８ 多个高 １ 字节的数据。 ２ ８与Ｍ Ｓ １ Ｃ － 只能同时读 写入一字节相比较， ５ 入／ 这种结构可以 显著的提高Ｒ Ｍ的 Ａ 输入输出带宽，解决了 流水线同时读出 写入多个数据的关键问题。 ／ 回写级模块结构框图如图３ 所示。 　　　　 － ７模块综合后的资源占 　　　　 用情况 （ 取消所有优化且不插入ｖ ０口） ： Ｒｓｒｅ　ｇＲｐｒ　 ｉ ｌｅｗ 　　　　　　 ｅｏ ｆ ｐ ｅｎ 　 ｅ ｕ Ｕａ ｏ ｃ ｓ ｅ　 ｔ ｏ ｐ ｉ一 ｂ ｒ　Ｒ Ｍ／Ｏ ｕａｅ　 ｍ ｒ 　　　　　　　　ｍ ａ Ａ Ｒ Ｍ　 ｇ ｓ ｓ ｕ ｙＤ ａＰｒＲｍ Ｒ Ｍ１Ｘ Ｄ ：　 　　　　　　（Ａ ６ Ｉ ）１ ｕｌ　 　 ｓ　 ｏ ａ ｔ ６ＤａＰｒ　 ｓ　 ４ Ｉ）３ 　　　　　　Ｒ Ｍ６Ｘ Ｄ：　 ｕｌ　 Ｒｍ （Ａ ｏ ａ ｔ ２ Ｍ ｐｉ Ｓｍ ｒ 　　　　　　ａ ： ａｐ ｇ　 ｍ ｙ ｎ ｕＴｔ Ｌ Ｔ：　 （ 　　　　　　　　％） ｏ ｌ　Ｕ ｓ８ １　 ａ ３ ８其中Ｒ Ｍ ＸＤ使用了 ３ 个， ５ 字节， 　　　　 ４ Ｉ Ａ６ ２ 共２６ 是因为 １ 字节的Ｒ Ｍ复用 ２ ８ Ａ了一次的缘故。模块的最小时钟周期：５ ８ ｎｏ 　　　　 ． ８　 ５ ｓ３ Ａ Ｕ（ ． Ｌ 算术逻辑单元）的设计 ４　算术 　　　　 Ａ Ｕ根据执行级流水线的 逻辑单元 Ｌ 控制信号及输入数据执行相应的操 作并给出 操作的结果。 本模块是异步电路， 主要的操作包含算术操作如加减乘除 和逻辑操作如与或非以 及十进制调整、 位操作等。 模块的内 部结构图如图３ 所 － ８不 ．部分功能模块简要介绍如下： 　　　　（） 　　　　 １ 加减法模块：既可做加法也可做减法，由控制信号决定，同时给出加 减法的结果，改写Ａ ．　 Ｃ Ｃ Ｙ标志。源程序如下： 　　　　 ｐ ｃ ｓｅｐ，ｏｂ ｉｓ　ｅ　 　　　　　　　　ｃ ，ａｄｓ ） ｒ ｅ （ ｏａ ｐ， ｎ ｄ ｕ ｏ ｓｓ 　ｓ　 ｓ　 ｓ ｂ ｖｒｂ ｖａ ｂ ｎ ｇｅ（ ｄｗ ｔ ） 　　　　　　　　　　 １　 ｎ ０ ａａｌ －， ： ｓｎｄｌ　 ｏ　 ｉ ｅ　 ｖ　 ｉ ｕ ｏ ； ｖｒｂ ｖｒ ｕ： ｌ ｉ 　ｃ ｒ １　 ｎ ） 　　　　　　　　　　　　（ ｄｗ ｔ０ ａａｌ ＿ ｓｔｔ ｏ ｃｖ ｔ Ｉ　 ｏ　 ｉ ｅ　 ｌ ｄ　 一ｅｏ ｅ ｓ ｇ ｏ ；ｂｇ 　　　　　　　　 ｅｉ ｎ ｖａ ｄｗ ｔ １＝ｎｉ ｅ（ ｏ （ ｏ ｎ ） 　　　　　　　　　　　　 ａ ｄｗ ｔ０ ； （ ｏ ｎ ） ｕｓ ｎｄ ｐ ３　 ｏ　 ４　 ｏ　 ： ｇ ｓ　 ）硕士学位论文第三章 微处理器内核模块的设计ｖ　 ｄｗ ｔ６＝ｎ ｇｅ（　ａ ｄｗ ｔ４ ； ａ ｏ ｎ ） ｕｓｎｄ 一ｐ ６　 ｎ ） （ ８　 ｏ ： ｉ ｓ （ ｏ ｏ　 ｏ ）ｖ　 １） ａ０ （： ＿ ７； ＝ 叩成 ｓ ）ｖ　 ｄｗ ｔ１＝ｎｇｅ ｓ ｐ（ｄｗ ｔ０ ； ｂ ｏ ｎ ） ｕｓｎｄ 一 ｂ ｏ ｎ ） （ ４　 ｏ　 ｉ （ 　 ３　 ｏ　 ： ｏ ） ｖｂ ｄｗ ｔ６＝ｎｉ ｅ（ ｏｂ ｄｗ ｔ４ ； （ ｏ ｎ ） ｕｓ ｎｄ ｐ（ ｏ ｎ ） ８　 ｏ　 ： ｇ ｓ　 ６　 ｏ　 ）ｖ 叹１） ＿ ０ｉ ｓ　 ｄ　 ｂ ＇　ｈ ｎ ｆ　 ａ ｓ ＝１ ｔｅ ｄ ｕｖａ ）　 　　　　 ； ＿（ ： ０ ＝Ｖ ｖａ ）　 　　　　 ； ＿（ ： ５ ＝Ｆ ｖａ ）＇１　 　　　　 ＇ （ ：　 ９ ； ｖａ１） ； 　　　　 ０ （ ： １＝ｖｂ ）　ｃ ； －（ ： ｉ ０＝ ｎ ｓ　ｖ　 ） ０ ｂ ：； （ ＝ ５ｖ ｂ ）　 少（ ＊ ９． ＝ Ｖ；ｖｂ１ ：０ （） ； １＝ ｖｒ ｕ： ｎｇｅ ｖａ ｕｓ ｎ （ ｂ ＿ ｓｌ ｕｓｎｄ ＿） ｎｉ ｅ ｖ ） ｅ ｔ ｉ （ ＋ ｇ ｄ＿； ＝－ ｕｐ ｔ － ｔｕ ｏｓａ ｄｕ ｄ ｓｂ片ｔ ｖ　 ｕ（） ｏ ｒ ｌ５； ｔ　ｅ ｔ ｓｓ　 ｓ ｃ（＜ｖｒ ｕ（ ａｄ ｂ　 １ ＝ ｅ ｌ川； ｄ ｕ ｙ） ｓｔ－ｕｂ － ｂ ｓｅｓ ｌ ｅｖａ ）　 　　　　； ＿（ ： ０＝ Ｖ ｖａ ）　； 　　　　 （ ：Ｉ ５ ＝＇ ＇ ｖａ ）　 　　　　； ＿（ ＝　 ９ １ ｖａ ＝ ； 　　　　 ＇ （ １ 川：Ｖｂ ）　ｃ ； －（ ＝ｅｉ ０ ｓ　 ｓｎ ｖ　 ）　＇ ｂ ：１ （ ＝； ５ ｖｂ ）　； （ ：１ ９－ ｖｂ － ； －（ ０ 川ｖｒ ｕ ＝ ｎｉ ｅ（ ａｕｓ ｎｄｖｂ； ＿ｅ ｌ ｕｓ ｎｄ ＿） ｎｉ ｅ（ ） ｓ ｔ　 ｇ ｖ － ｇ－ ｕｐ ｔ 　　　　 － ｔｕ ｏｓ　 ｓ 一 （ ＜ ｊ ｓｔ ； 　　　　 ｙ ） Ｙ ｅ ｌ ） ａｄｕ 　 ０ ＝ ｕ（ ｄ ｂｃ ５ ｓａｄｕ．　 ）＝ｏｖｒ ｕ（１ 　　　　ｃ（ ＜ｎｔ　 ｓｌ１） ｅｄｓｂ ｙ１ 　 ｅ ｔ ；ｅｄ　 ｎｉ ｆ－ ｕ ｐｔ － ｔ　 ｏ ｕｓ　 ｓｂ　 ＜（ ｒ ｕ（ ａｄ　ｒ ｕ（１ ｏ （ｏ ｖｒ ｕ（ ）　 （ ｔ ａｄ ｏ ＝ｖ ｅ ｌ ）　 ｖ ｅ ｌ１） ｒ　 ｔ　 ｓｌ ） ａｄ　ｏ ｄ ｕ ｖ　 ＿ ｓ ｔ ｎ ＿ ｓｔ ）　 （ ９ ｎ ｅ ｔ ９ ｎ ｎ２ ８硕七学位论文 ｖ　 ｕ（１） ｅ ｔ ） ｒ ｌ１）； ｓ第三章 微处理器内核模块的设计ｓ ｄｓ －　 ）　 　　　　　　　　　　　　 ｓｔ０； 一 ｄ ｂｒｔ 　　　　　　　ｕ（ ） ａ 　 ｕ ｓ７ ｌ （ ＜ｖｒ ｌ１ ＝－ ｅ ｓ　 ｓ ￣　 ｄｗｔ４ ＝　 ｓｔ ｏ ｎ ） 　　　　　　　　　　　　 ｕ（ｄｗ ｔ６ ａｄ ｂｒｔ ｏ ｎ ） ｒ ｌ ｄ ｕ ｓ（ ｌ ６　 ｏ　 ＜ ｅ ８　 ｏ　 ； ，叫ｄ 忆ｒｔ ｄｗ ｔ０ 　　　　　　　　　　　　ｅ ｌ ｄｗ ｔ １ 一 ｓ ｓ （ ｏ ｎ 卜别 ｒ ｕ（ ｏ ｎ ） ｕ ｌ ３　 ｏ　 ｓｔ ４　 ｏ　 ；ｅｄ　ｃｓ 　　　　ｓ ｎ ｐｏｅ ； ｒ其中 　　 号ｓ　，ｏ 表 输入的 数， ｃ （） 示 助 标 位 信 ｏ ｓｐ 示 ｐ＿ｂ ａ＿ 操作 ｓ　 ０ 表 辅 进位 志 ， ｉ ｎ　ｓ　 １ 进位标志位。 ｃ（表示 ｉ） ｎ除法使能来自ｐｅ ｅ　 ｉｌ ｆ ｐｉ ｄ ｎ加、 减法模块 乘 法控制信号译 码 控 制棋块来自ｐ ｅｎ ｅ ｉ ｌｅ　 ｐｉ结果除 法棋块输出选择结果输出 至 ｐ ｅｎ ｅ ｉ ｌｅ　 ｐｉ ｘ十进制输入数据调整来自ｐｅｎｅ　 ｉ ｌｅｅ ｐｉｓ ｘ位 操作逻辑操 作图３８　 结构框图 － ＡＵ Ｌ（） 　　　　 ２ 乘法模块：乘法运算所有的综合工具都可自 动综合且自 动综合的乘法器速度最快。图 ３９综合工具 自 － 动综合的乘法模块（）除法模块：系统无法自 ３ 动综合，为了尽可能提高速度，设计了硬件除硕士学位论文第三章 微处理器内核模块的设计法器。源代码如下： ｐ ｃｓｄ ｎ一ｄｓ ｅ　 　　　　ｄｄ　ｖ ｒ） ｒ ｅ（ ｏ ｓｖ ｉ ｏ ｉ ， ｓ ｖｒｂ ｖｒｎｒｎｉ ｅ １ ｏ ｎ ） 　　　　　　　　　　（ ｄｗ ｔ０ ａａｌ ＿ｒ ｄｕｓ ｄ ５　 ｏ　 ｉ ｅ　 ｎ ： ｇ ｎ ； ｖｒｂ ｖ　ｐ ｎ ｇｅ（ｄｗ ｔ ） 　　　　　　　　　　 ｏ ｎ ０ ａａｌ ｔ ： ｓ ｎｄ ｉ ｅ　 ｕ ｉ ７　 ｏ　 ｍ ；ｂｇ 　　　　　　　　 ｅｉ ｎｖｒｎｒｕｓ ｅ ＂ ００ ０＆ｄ ｎｅ； 　　　　　　　　　　 ＂ ｖ ｄｉ ＿ ｄ＝ｎｇ ｄ０ ００ ｍ ： ｉ （０ ０ ｎ ｄ ｓ　 ）ｆ ｉ　 ｔ８　 　　　　　　　　　　 ｏ ｉ １　 ｌ ｐ ｒ　 ｏ　 ｏ ｎ　 ｏｖｒ ｎｒ ５　 ｎ １：ｖｎ ｎｒ ｄｗ ｔ０ ； 　　　　　　　　　　 ＿ ｎｄ（４　 ｎｏ　 ＿ｍ ｄ １ ｄｗ ｔ ） （ ｏ ｏ　 ＝ １ ｏ ）ｉ ｔ ｌ ｉ ｖｃ ｒ＿ ｎｒ ５　 ｎ ） ｖｏ ｔ 　　　　　　　　　　　　　　 ８ ＞ ｄｓ ｉ　 ｎ ｆ　 ｏ ｃ ｅ ｏ ｖｒ ｄ １ ｄｗ ｔ ） ｓ ｇ ＿ ｔ（ ｍ （ ｏ ｏ　＝ ｄ　 ｒ　 ｈ ｅ ｖｔｐ ｖｒｎｒ ５　 ｎ ８ｕｓ ｅ（ ｓ ｉ 　　　　　　　　　　　　　　　　　　； ｍ ： ＿ ｄ １ｄｗ ｔ ） ｎｉ ｄ ｖ ｒ　 ＝ ｍ （ ｏ ｏ　 ｇ ｄ ｏ ） － ｎ ｖｒ ｎｒ ｖｔｐ　＿ ｎｒ ｄｗ ｔ１＆＇ ； 　　　　　　　　　　　　　　　　　　 ｍ ｄ： ＿ ＆　 ｍ ｄ ７　 ｎ ） １ ＝ ｍ ｖｒ （ ｏ ｏ　 ，ｅｓ 　　　　　　　　　　　　　　　　　　　　 ｌｅｖｒｎｒ ｙｒｎｒ５　 ｎ １＆＇ 　　　　　　　　　　　　　　　　 ＿ ｄ＝－ ｄ １ｄｗ ｔ ） ０ ｍ ： ｍ （ ｏ ｏ　 ；ｅｄ　 　　　　　　　　　　　　　　　　 ｎｉ ｆ ； ｅｄ　 ｐ 　　　　　　　　　　　　 ｎｌ ； ｏ ｏｑｉ ｏ＝ｔ ｌ ｉ ｖｃ ｒ ｒ ｄ７　 ｏ　 　　　　　　　　　　＿ ｎｒ ｄ－ｔ０ ； ｕ ｔ　 ｓ＿ ｇｅｅｏｖ ｍ （ ｏ ｎ ＜ ｄｏ ｃ 　 （ ｔ ） ）ｎ ｎｒ　 ｓ ‘ ｇ －ｅｔ（ ｒｎ ｒ ５　 ｎ ） 　　　　　　　　　　 ｒ＿ｎｒ （ ｄｗ ｔ８ ； ｎｄ ｏ＝ｔ 　 ｉ ｖｃ ｖ ｄ １ ｏ ｏ　 ＜ ｄｌ ｃ ｏ ｏ ） 　　　　　　　　 ｅｄ　ｃｓ ｎ ｐ ｅｓ ｒ ； ｏ其中ｄｄ ｒ　 　　 ｖｓ ｉ ｏ 表示被除 数数， ｖｎ ｉ ｄｄｄ　 表示除 ｑｔ 表示商， ｎｄ表示 数， ｕｔ ｎ ｎｎｒ余数。除法模块综合后需要的最小时钟周期为： ３ ０ ｎｏ 　　　　 ３． ０　 ６ ｓ以上的加减法、除法及乘法的操作数都是无符号数。 　　　　３ ｔ ｃｕｔ 计时 数器模块） 设计 ． ｉ ｏｎ （ 附 ５　 ｍ　 的除了 　　　　 每个时钟周期计时计数一次与与传统 Ｍ Ｓ １的计时／ Ｃ －５ 计数器有区别 外， 其他所用的 功能和设置完全兼容， 包括： （）两组 ６ 　　　　１ 位计时器计数器。 １ （） 　　　　 ２ 每组计时器计数器４ 种工作方式：模式０ ，模式 １ 模式２ 模式３ ， ， ｅ 　　 （）计时１ ３ 计数器控制寄存器Ｔ Ｏ ，Ｔ Ｄ设置于 ＭＣ －５ 兼容。 Ｃ Ｎ ＭＯ Ｓ １模块的 　　　　 流 执行的 程如图３ ０ － 所示。 １模块的执行流程解释如下：在每一个内部时钟 ｃ 的上升沿到来后，如果复 　　　　 ｌ ｋ 位有效则进行复位， 所有寄存器及输出信号置零： 否则， 根据控制寄存器Ｔ Ｏ Ｍ Ｄ 及Ｔ Ｏ Ｃ Ｎ的设置，在状态机的控制下进行相应的处理。其中Ｔ Ｄ决定是计时 ＭＯ ／ 计数器的工作模式等；Ｔ Ｏ Ｃ Ｎ用于控制计时／ 计数器的溢出、激活等。 Ｍ Ｄ ＴＯ， ＴＯ Ｃ Ｎ与ＭＣ －１ Ｓ５ 设置完全兼容。模块综合后的顶层模块图如图 ３１ 所示。 －１硕十学位论文第二章 微处理器内核模块的设计ｒｔ　 ｓ ｌ ？Ｙ Ｎ一来自ｐ ｅ ｅ ｂ ｉｌ ＿ ｐｉ ｗ ｎ爵处理Ｔ Ｏ　１ Ｆ （）Ｔ Ｏ（ ） Ｌ １Ｔ Ｏ（ ） Ｈ １． －Ｌ － 二 －－－至ｐ ｅｎ － ｉｌｅ　 ｐｉ ｂ图 ３１ ｉｅｃｕｔ －０　 ｍ－ｏｎ 模块的执行流程图 　ｔｔ ｈ０－ （ ０） ７：ｔ ｈＯ　０（ ０） ７．ｔ 一 ‘ Ｏ） ｈ， 」 ７ｔ０－ （ ０ ） ｉ ７．ｔ Ｉ－ （ ： ｉ　 ７ ０）ｔ ０ （ ０） ｈｔ　 ７：ｔ ．０　ｉ ７： － － （ ０） ｖｒ ｉ ｝　 ｔ （ ０） － ｔ０＿ ．（ Ｏ） ） 了Ｃｌ ｋ， Ｏ　 Ｍ ＿ ｊ ｊ， ， Ｊ ｌｔｒｓ ｔｔ ＇０ （ ０） ｌ１　 ７：ｔ ｃｏｎ　 ｒ １ ｔ ０　 ｔ ｃｏｎ一ｔ ＇一ｉ 　 １ 　　 ｒｔ ０＿　 　 ｉ ｔ　 Ｉ － ｗ ｔ ａｎ－ 一　　 廿 １ｅ　 ｓ０ 廿Ｏｓ　 ｅｏ图 ３１ ｃｕｔｔ ｅ －１　 ｎ－ｉ 综合后的模块接口图 ｏ ｍ３ ｕｒ （ ． ａ 通用串行接 口模块）的设计 ６　 ｔ本模块的功能和设置与 ＭＣ －５ 基本兼容，包括四种工作模式。编码实现 Ｓ １３ １硕士学位论文第三章 微处理器内核模块的设计的基本过程如下：ｒｅｅ ｒ ｒｅ （ ）一 行 块的 收 程， 步 计 　　　　ｐｃｓ　 串 模 接 进 全同 设 ｅ ｉ－ｏ ｏ ｓｅ ｃｖ ｐ ：　 ｌ ｋｉｓ ＇　 ｎ 一 步复位 　　　　　　　　 ｆ　 １ｈ ｒ＝ ＇　 ｔ ｔ ｅ 同一 　　　　　　　　　　　　　　　　　　　　　　 复位处理ｅｅ 　　　　　　不 在 位时 ｌ ｓ 一存 复 ｃｅ　 ｄ ｓ 一 作 式 择， 特 存 设 　　　　　　　　　　选 来自 殊寄 器的 置 ａ　 ｏ 　ｉ 工 模 ｓ ｍ ｅ　ｗｅ １ ＂　 一 　　　　　　　　　　　　　　 ｈｎ　 ｙ 接收模式。 １ ０ ０一 　　　　　　　　　　　　　　　　　　　　　　　　　　　　 接收模式０状态机ｗ ｅ ＂ｌ 　　　　　　　　　　　　　　　　 ｈｎ　＂ 一 ０　 接收模式 １ 一 　　　　　　　　　　　　　　　　　　　　　　　　　　　　 接收模式 １ 状态机ｗｅ ＂ ＂　 一 　　　　　　　　　　　　　　 ｈｎ　 ｙ 接收模式２ １ ０ 一 　　　　　　　　　　　　　　　　　　　　　　　　　　　　 接收模式２状态机 ｗｅ ＂１ｙ 一 　　　　　　　　　　　　　　 ｈｎ　 １ ＂　 接收模式３， 　　　　　　　　　　　　　　　　　　　　　　　　　　　　 接收模式３状态机ｗ ｅ ｏｈ ｒ＝ 　　　　　　　　　　　　　　　　　　　　 ｈ ｎ　 ｅｓ　 ｔ ＞ｎｌ 　　　　　　　　　　　　　　　　　　 ｕｌ ； ｅ ｃｓ； 　　　　　　　　　　　　　　 ｄ ｎ ａｅ 翻ｄｉ 　　　　　　　　 此ｅｄ　ｃｓｒ ｅ ｅｐ ； 　　　　ｓ　 ｉ －ｒ ｎｐ ｅ ｅ ｖ ｏ ｒ ｏ ｃ以上是接收模块的编程， 　　　　 发送模块的编程类似。 模块综合后图如图３１ 所示。 － ３ｓｕ （０ ｓｕ ０ ： ｂｌ ７ ）　 ｂｌ （ ０ 勺 ：　　 性 ７ ）ｓ ａ ｊ ７０ ｃ ｎ （：）ｃＩｋ 滋ｓ ｏ （刀 ｃ几ｏ７ ）侧 一． 。 一ｒｄ ｏ ｘｔｄ ０ ｘ图 ３１ ｕｒ 综合后的模块接 口图 －２　 ｔ ａ硕士学位论文第三章 微处理器内 核模块的设计３ ｗ－ｏ 看门狗）的设计 ． ｔ ｇ（ ７　 ｄ本模块的 　　　　 主要功能 确定系统的时钟频率， 是 提供复 位信号。 本模块只有两 个 输出 信号， ｌ ｒ， 即ｃ ，　 ｋ ｓ ｔ 为了 　　　　 种频率的 适应多 外部时钟， 核可以 内 指定运行在外部时钟频率２（＝ ， ０　 ０ ｎ １ ２ ３ ４ ５ ６ ７ 倍频率上。 ，　 ，　 ，　 ） ，　 ，　 ，　 如果外部系统的频率无法改变且超出了内 核 运行的最大频率（ 核在ＦＧ 本内 Ｐ Ａ板实现时就遇到这种情况， 试验箱的时钟频率 固定为５ｍ， ０ 超过了内 核可以 达到的最高频率） 这时可修改内 ， 部时钟频率为 外 部的 １ ＂ ／ 倍。 ２图 ３１ －３看门的内部结构图为了 　　　　 方便应用， 本模块内部设计了一个看门 狗。使用看门 狗时， 先往特殊功 能寄存器ｃ ｎ ，　ｎ 写入要计时的数值， ｏｔ ｃ ｔ ｕ０ ｏ ｌ ｕ 然后设置Ｐ Ｏ ． １ 然后看门狗 Ｃ Ｎ７ ， ＝开始计数， 如果计数 值还没到设置 发出 信号 ｗ一ｏ ｃ＝１ 看门 值时 清零 ｔ ｇ　 ， 狗的 　 ｌ ｄ ｒ计数值变为０ 看门 ， 狗重新计数， 否则， 看门狗计数到设定值时发出复位信号使 其他模块复 看门 程序如下： 位。 狗的ｐ ｃ ｓ一 ｋ ｅｎ 　　　　 ｌ ｂ ｉ ｒ ｅ （　 ）　 ｏ ｓｓ ｃ ｇ ｉｓ ｌ ｖ ｔ　ｓ　＝ ｈ 　　　　　　　　　　　　 双ｅ　 ｅ ａｄ　ｌ 均ｔ ｎ ｓｋ ｎ ｎ ｅ ｃ＇ ｅ ｋ ｅｉ ｒ ｏ＇ ｈ 　　　　　　　　　　　　　　 位， 部软 位信号 ｆ ｓ＝ ｅ （ ｔ　 ｓ　 玛ｔｎ 一 外部复位信号能复 内 件复 不影响 ｓ　ｏ ｒ＜ ＇ 　　　　　　　　　　　　　　　　 ｗ ｇｓ ＝ ； ｔ －ｔ　 ｄ ０ｃｕｔ　 ｏ ＜ （ｈｒｙ ＇ ； 　　　　　　　　　　　　　　　　　　　　 ｏｎ ｗｄｇ　 ｏ ｅ ｔ ＝　 ｓ　０ ｔ ＇ ）ｅｓ 　　　　　　　　　　　　　　　　　　　　 ｌ ｅｉ －　 ｇｃ－ ＇ｈｎ 　　　　　　　　　　　　　　　　　　　　 ｔ ｗｄ ＿ｌ ＇ ｔ （ ｔ ｓ ｏ ｒ １　 ）　 ｅ ｓ　 ｏ ｒ ＜ ＇ 　　　　　　　　　　　　　　　　　　　　　　　　 ｗｄｇ　 ＝０ ｔ ｓ ｔ　 ；ｃｕｔ　 ｏ ＜ （ｈｒ－ ＇ ； 　　　　　　　　　　　　　　　　　　　　　　　　 ｏｎ ｗｄｇ　 ｏ ｅ ｔ ＿　 ｓ　 ０ ｔ ）硕士学位论文ｅｓ 　　　　　　　　　　　　　　　　 ｌ ｅ第三章 微处理器内核模块的设计ｉ －　 ｇｅ＝）　 　　　　　　　　　　　　　　 ｆ ｗｄ ＿ｎ＇ ｔ ｎ （ ｔ ｓ ｏ １ｈ ｅ ｉ ｏｎ ｗｄｇ１ｄｗ ｔ８ ｓ　ｏ ｃｕｔ　ｄ 　　　　　　　　　　　　　　　　　　　　 ｆ ｕｔ　ｏ（５　 ｎ ） ｗｄｇ　 ｎ ａ （ ｃ ｔ ｏ ｏ　 ｔ ｏ ＝ ｎ ｃ ｎｗｄｇ ｄｗｔ０ ” 　　　　　　　　　　　　　　　　　　 ｏ ｔ　ｏ（ ｏｎ ） 川川Ｉ　 ｅ一 置值相等 ｕ ｔ ７　 ｏ　 － Ｉ　 ｎ与设 ＂ｔ ）　 ｈ ｓ　ｏ＿ｔ　Ｉ　 狗复位 　　　　　　　　　　　　　　　　　　　　　　 ｗｄｇｒ ＜ ＇一 ｔ ｓ