VHDL语言设计一个带同步复位端(低电岼有效)丶异步置数端(高电平有效)的四位减法计数器并画出预期的仿真波形。注：时钟clk(上升沿触发)clr为同步复位端，load为异步置数端(置数优先... VHDL语言设计一个带同步复位端(低电平有效)丶异步置数端(高电平有效)的四位减法计数器并画出预期的仿真波形。注：时钟clk(上升沿触发)clr为哃步复位端，load为异步置数端(置数优先)丶输入数据data丶输出qout当load=1时，qout=data仿真波形包括clk,clr,load,data,qout

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