怎样利用ddr3migip核产生的时钟_中华文本库
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那就是xilinx平台下用DDR3(常见的笔记本内存条) 接...ip_documentation/mig_7seri es/v1_5/ug586_7...下页说明 关于参考时钟: 刚刚提到的福利在于:如果你...
MIG2.0 是 Xilinx 内嵌在 ISE 中用来生成各种 IP 核的软件工具,可以用它来...3:由于涉及上升沿和下降沿同时读取数据,对时钟的稳定性要求很高。 4:dqs_delay...
文中介绍了 DDR3 的特点和操作原理,以及利用 MIG 软件工具在 Virtex - 6 ...模块使用的时钟和 DDR3 存储器的时钟, 同时产生一个复位信号对整个 IP 核进行...网站已改版，请使用新地址访问：
DDR3_SO_DIMM 为FPGA 的IP核程序，实现 芯片的读写操作 VHDL- -Verilog 272万源代码下载- www.pudn.com
&文件名称: DDR3_SO_DIMM& & [
& & & & &&]
&&所属分类:
&&开发工具: VHDL
&&文件大小: 15032 KB
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&&提 供 者:
&详细说明：为FPGAddr3的IP核程序，实现ddr3芯片的读写操作-FPGAddr3 for the IP kernel program, the realization of DDR3 chip read and write operations
文件列表(点击判断是否您需要的文件，如果是垃圾请在下面评价投诉):
&&DDR3_SO_DIMM&&............\DDR3_SO_DIMM.gise&&............\DDR3_SO_DIMM.xise&&............\_ngo&&............\....\example_top_cs_signalbrowser.ngo&&............\....\example_top_cs_signalbrowser.ver&&............\_xmsgs&&............\......\ngcbuild.xmsgs&&............\......\pn_parser.xmsgs&&............\......\xst.xmsgs&&............\ddr3_cmd_con.v&&............\ddr3_rd_con.v&&............\ddr3_test.cdc&&............\ddr3_test_to_user_switch.v&&............\ddr3_user_app.v&&............\ddr3_user_app_con.v&&............\ddr3_wr_con.v&&............\example_top.cmd_log&&............\example_top.lso&&............\example_top.ngc&&............\example_top.ngr&&............\example_top.prj&&............\example_top.stx&&............\example_top.syr&&............\example_top.xst&&............\example_top_bitgen.xwbt&&............\example_top_cs.blc&&............\example_top_cs.ngc&&............\example_top_envsettings.html&&............\example_top_guide.ncd&&............\example_top_summary.html&&............\example_top_xst.xrpt&&............\initial_addr_gen.cmd_log&&............\initial_addr_gen.v&&............\ipcore_dir&&............\..........\DDR3_SO_DIMM&&............\..........\............\DDR3_SO_DIMM.csv&&............\..........\............\datasheet.txt&&............\..........\............\docs&&............\..........\............\....\phy_only_support_readme.txt&&............\..........\............\....\ug586_7Series_MIS.pdf&&............\..........\............\example_design&&............\..........\............\..............\log.txt&&............\..........\............\..............\par&&............\..........\............\..............\...\create_ise.bat&&............\..........\............\..............\...\ddr_icon_cg.xco&&............\..........\............\..............\...\ddr_ila_basic_cg.xco&&............\..........\............\..............\...\ddr_ila_rdpath_cg.xco&&............\..........\............\..............\...\ddr_ila_wrpath_cg.xco&&............\..........\............\..............\...\ddr_vio_async_in_sync_out_cg.xco&&............\..........\............\..............\...\ddr_vio_sync_async_out72_cg.xco&&............\..........\............\..............\...\example_top.cpj&&............\..........\............\..............\...\example_top.ucf&&............\..........\............\..............\...\example_top.xdc&&............\..........\............\..............\...\ise_flow.bat&&............\..........\............\..............\...\makeproj.bat&&............\..........\............\..............\...\readme.txt&&............\..........\............\..............\...\rem_files.bat&&............\..........\............\..............\...\rem_files.tcl&&............\..........\............\..............\...\set_ise_prop.tcl&&............\..........\............\..............\...\xst_options.txt&&............\..........\............\..............\rtl&&............\..........\............\..............\...\example_top.v&&............\..........\............\..............\...\traffic_gen&&............\..........\............\..............\...\...........\mig_7series_v1_9_afifo.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_cmd_gen.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_cmd_prbs_gen.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_data_prbs_gen.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_init_mem_pattern_ctr.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_memc_flow_vcontrol.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_memc_traffic_gen.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_rd_data_gen.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_read_data_path.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_read_posted_fifo.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_s7ven_data_gen.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_tg_prbs_gen.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_tg_status.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_traffic_gen_top.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_vio_init_pattern_bram.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_wr_data_gen.v&&............\..........\............\..............\...\...........\mig_7series_v1_9_write_data_path.v&&............\..........\............\..............\sim&&............\..........\............\..............\...\ddr3_model.v&&............\..........\............\..............\...\ddr3_model_parameters.vh&&............\..........\............\..............\...\isim_files.prj&&............\..........\............\..............\...\isim_options.tcl&&............\..........\............\..............\...\isim_run.bat&&............\..........\............\..............\...\readme.txt&&............\..........\............\..............\...\sim.do&&............\..........\............\..............\...\sim_tb_top.v&&............\..........\............\..............\...\wiredly.v&&............\..........\............\..............\...\xsim_files.prj&&............\..........\............\..............\...\xsim_options.tcl&&............\..........\............\..............\...\xsim_run.bat&&............\..........\............\..............\synth&&............\..........\............\..............\.....\example_top.lso&&............\..........\............\..............\.....\example_top.prj&&............\..........\............\..............\.....\synplify_pro.tcl&&............\..........\............\mig.prj&&............\..........\............\user_design
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cyclone V控制DDR3的读写，quartusII配置DDR3 ip核后，如何调用实现DDR3的读写呢，谢谢
18:15:19　　
DDR3的IP核配置完毕后，产生了好多文件，请问如何调用这些文件实现DDR3的读写呢？看了一些文章，说是要等到local_init_done为高电平后，才能进行读写操作。请问DDR3的控制命令如RASn，CASn等，是IP核自动产生的么？要如何配置条件，给DDR3写入数据并读取DDR3的数据，谢谢，现在头绪不清，第一次做，拜托各位解惑了
已退回10积分
20:46:54　　
本帖最后由 twz 于
20:48 编辑
没有用过Altera的芯片，只用过Xilinx的。但是原理应该差不多。所谓DDR3 IP核，实际上是DDR3控制器。这个控制器的接口有两类，一类面向用户，另一类直接连到DDR3芯片。它起什么作用呢？实际上就是简化DDR3的读写时序（因为直接实现DDR3读写时序太复杂了）。用户只要通过操作控制器的用户接口，就可以实现DDR3的读写操作了。控制器可以自动完成DDR3的初始化，并根据用户接口产生DDR3的读写时序，自动产生楼主说的RASn，CASn，WE, DQ这些信号，从而实现DDR3的读写。一般配置完IP后，在该IP目录下会生成仿真文件，可以通过运行这个现成的仿真文件来熟悉DDR3 IP的使用。另外要有看user_guide的习惯,user_guide里会介绍IP的使用方法。
21:58:09　　
楼上的写得很好！让我明白了IP的作用！向你学习！还有什么相关资料吗
12:26:03　　
没有用过Altera的芯片，只用过Xilinx的。但是原理应该差不多。所谓DDR3 IP核，实际上是DDR3控制器。这个控制器的接口有两类，一类面向用户，另一类直接连到DDR3芯片。它起什么作用呢？实际上就是简化DDR3的读写时序（因为直接实现DDR3读写时序太复杂了）。用户只要通过操作控制器的用户接口，就可以实现DDR3的读写操作了。 ...
谢谢您的回答。您说的IP控制器产生的两类接口，altera的DDR3 ip产生的文件中生成的接口如下：
module ddr3ip (
& & & & & & & & input&&wire& && &&&pll_ref_clk,& && && && && &//& && &pll_ref_clk.clk
& & & & & & & & input&&wire& && &&&global_reset_n,& && && && &//& &&&global_reset.reset_n
& & & & & & & & input&&wire& && &&&soft_reset_n,& && && && &&&//& && & soft_reset.reset_n
& & & & & & & & output wire& && &&&afi_clk,& && && && && && & //& && && & afi_clk.clk
& & & & & & & & output wire& && &&&afi_half_clk,& && && && &&&//& &&&afi_half_clk.clk
& & & & & & & & output wire& && &&&afi_reset_n,& && && && && &//& && &&&afi_reset.reset_n
& & & & & & & & output wire& && &&&afi_reset_export_n,& && &&&// afi_reset_export.reset_n
& & & & & & & & output wire [14:0] mem_a,& && && && && && && &//& && && &&&memory.mem_a
& & & & & & & & output wire [2:0]&&mem_ba,& && && && && && &&&//& && && && && &&&.mem_ba
& & & & & & & & output wire [0:0]&&mem_ck,& && && && && && &&&//& && && && && &&&.mem_ck
& & & & & & & & output wire [0:0]&&mem_ck_n,& && && && && && &//& && && && && &&&.mem_ck_n
& & & & & & & & output wire [0:0]&&mem_cke,& && && && && && & //& && && && && &&&.mem_cke
& & & & & & & & output wire [0:0]&&mem_cs_n,& && && && && && &//& && && && && &&&.mem_cs_n
& & & & & & & & output wire [1:0]&&mem_dm,& && && && && && &&&//& && && && && &&&.mem_dm
& & & & & & & & output wire [0:0]&&mem_ras_n,& && && && && &&&//& && && && && &&&.mem_ras_n
& & & & & & & & output wire [0:0]&&mem_cas_n,& && && && && &&&//& && && && && &&&.mem_cas_n
& & & & & & & & output wire [0:0]&&mem_we_n,& && && && && && &//& && && && && &&&.mem_we_n
& & & & & & & & output wire& && &&&mem_reset_n,& && && && && &//& && && && && &&&.mem_reset_n
& & & & & & & & inout&&wire [15:0] mem_dq,& && && && && && &&&//& && && && && &&&.mem_dq
& & & & & & & & inout&&wire [1:0]&&mem_dqs,& && && && && && & //& && && && && &&&.mem_dqs
& & & & & & & & inout&&wire [1:0]&&mem_dqs_n,& && && && && &&&//& && && && && &&&.mem_dqs_n
& & & & & & & & output wire [0:0]&&mem_odt,& && && && && && & //& && && && && &&&.mem_odt
& & & & & & & & output wire& && &&&avl_ready,& && && && && &&&//& && && && &&&avl.waitrequest_n
& & & & & & & & input&&wire& && &&&avl_burstbegin,& && && && &//& && && && && &&&.beginbursttransfer
& & & & & & & & input&&wire [25:0] avl_addr,& && && && && && &//& && && && && &&&.address
& & & & & & & & output wire& && &&&avl_rdata_valid,& && && &&&//& && && && && &&&.readdatavalid
& & & & & & & & output wire [63:0] avl_rdata,& && && && && &&&//& && && && && &&&.readdata
& & & & & & & & input&&wire [63:0] avl_wdata,& && && && && &&&//& && && && && &&&.writedata
& & & & & & & & input&&wire [7:0]&&avl_be,& && && && && && &&&//& && && && && &&&.byteenable
& & & & & & & & input&&wire& && &&&avl_read_req,& && && && &&&//& && && && && &&&.read
& & & & & & & & input&&wire& && &&&avl_write_req,& && && && & //& && && && && &&&.write
& & & & & & & & input&&wire [2:0]&&avl_size,& && && && && && &//& && && && && &&&.burstcount
& & & & & & & & output wire& && &&&local_init_done,& && && &&&//& && && &&&status.local_init_done
& & & & & & & & output wire& && &&&local_cal_success,& && && &//& && && && && &&&.local_cal_success
& & & & & & & & output wire& && &&&local_cal_fail,& && && && &//& && && && && &&&.local_cal_fail
& & & & & & & & input&&wire& && &&&oct_rzqin,& && && && && &&&//& && && && &&&oct.rzqin
& & & & & & & & output wire& && &&&pll_mem_clk,& && && && && &//& && &pll_sharing.pll_mem_clk
& & & & & & & & output wire& && &&&pll_write_clk,& && && && & //& && && && && &&&.pll_write_clk
& & & & & & & & output wire& && &&&pll_locked,& && && && && & //& && && && && &&&.pll_locked
& & & & & & & & output wire& && &&&pll_write_clk_pre_phy_clk, //& && && && && &&&.pll_write_clk_pre_phy_clk
& & & & & & & & output wire& && &&&pll_addr_cmd_clk,& && && & //& && && && && &&&.pll_addr_cmd_clk
& & & & & & & & output wire& && &&&pll_avl_clk,& && && && && &//& && && && && &&&.pll_avl_clk
& & & & & & & & output wire& && &&&pll_config_clk,& && && && &//& && && && && &&&.pll_config_clk
& & & & & & & & output wire& && &&&pll_mem_phy_clk,& && && &&&//& && && && && &&&.pll_mem_phy_clk
& & & & & & & & output wire& && &&&afi_phy_clk,& && && && && &//& && && && && &&&.afi_phy_clk
& & & & & & & & output wire& && &&&pll_avl_phy_clk& && && && &//& && && && && &&&.pll_avl_phy_clk
& & & & );
其中的output wire [14:0] mem_a,& && && && && && && &//& && && &&&memory.mem_a
& & & & & & & & output wire [2:0]&&mem_ba,& && && && && && &&&//& && && && && &&&.mem_ba
& & & & & & & & output wire [0:0]&&mem_ck,& && && && && && &&&//& && && && && &&&.mem_ck
& & & & & & & & output wire [0:0]&&mem_ck_n,& && && && && && &//& && && && && &&&.mem_ck_n
& & & & & & & & output wire [0:0]&&mem_cke,& && && && && && & //& && && && && &&&.mem_cke
& & & & & & & & output wire [0:0]&&mem_cs_n,& && && && && && &//& && && && && &&&.mem_cs_n
& & & & & & & & output wire [1:0]&&mem_dm,& && && && && && &&&//& && && && && &&&.mem_dm
& & & & & & & & output wire [0:0]&&mem_ras_n,& && && && && &&&//& && && && && &&&.mem_ras_n
& & & & & & & & output wire [0:0]&&mem_cas_n,& && && && && &&&//& && && && && &&&.mem_cas_n
& & & & & & & & output wire [0:0]&&mem_we_n,& && && && && && &//& && && && && &&&.mem_we_n
& & & & & & & & output wire& && &&&mem_reset_n,& && && && && &//& && && && && &&&.mem_reset_n
& & & & & & & & inout&&wire [15:0] mem_dq,& && && && && && &&&//& && && && && &&&.mem_dq
& & & & & & & & inout&&wire [1:0]&&mem_dqs,& && && && && && & //& && && && && &&&.mem_dqs
& & & & & & & & inout&&wire [1:0]&&mem_dqs_n,& && && && && &&&//& && && && && &&&.mem_dqs_n
& & & & & & & & output wire [0:0]&&mem_odt,& && && && && && & //& && && && && &&&.mem_odt
是DDR3的接口，请问您说的面向用户的接口产生读写时序，如实现向DDR3写数据操作，是我直接给DDR3的DQ赋给数据就可以么？哪些信号是用户接口用于实现写操作呢？
谢谢您啦，对DDR3这块儿真的是不太明白
17:00:53　　
你好，你的DDR3调试的怎么样了？最近我也在调，想咨询你几个问题
助理工程师
18:52:12　　
谢谢您的回答。您说的IP控制器产生的两类接口，altera的DDR3 ip产生的文件中生成的接口如下：
module ddr3ip (
& & & & & & & & input&&wire& && &&&pll_ref_clk,& && && && && &//& && &pll_ref_clk.clk
当然不能直接写，直接写还要MIG干啥，附图是你要配置的时序，MIG通过FIFO将用户数据和DDR相连，写数据时先将数据通过写入口或者双向口写入写FIFO，然后给写请求命令，MIG就会产生相应的时序将数据写入DDR，读的时候先给读请求命令，MIG会将数据读回来放在读FIFO里，然后再通过读出口读取数据
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09:46:02　　
没有用过Altera的芯片，只用过Xilinx的。但是原理应该差不多。所谓DDR3 IP核，实际上是DDR3控制器。这个控制器的接口有两类，一类面向用户，另一类直接连到DDR3芯片。它起什么作用呢？实际上就是简化DDR3的读写时序（因为直接实现DDR3读写时序太复杂了）。用户只要通过操作控制器的用户接口，就可以实现DDR3的读写操作了。 ...
你好大神，最近在调试xilinx的ddr3，由于开发板的问题，我必须把生成的ddr差分时钟改为单端时钟然后在自己添加个pll的ip接到ddr上，我想知道怎么把ddr的差分时钟改为单端时钟，然后怎么和pll相连，敬请大神指点迷经。
11:08:29　　
大神们 小弟新人， 我最近在调试 ddr3，我这边用altera 生成ddr3的ip核&&，这边该怎么调试啊
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cyclone V控制DDR3的读写，quartusII配置DDR3 ip核后，如何调用实现DDR3的读写呢，谢谢
18:15:19　　
DDR3的IP核配置完毕后，产生了好多文件，请问如何调用这些文件实现DDR3的读写呢？看了一些文章，说是要等到local_init_done为高电平后，才能进行读写操作。请问DDR3的控制命令如RASn，CASn等，是IP核自动产生的么？要如何配置条件，给DDR3写入数据并读取DDR3的数据，谢谢，现在头绪不清，第一次做，拜托各位解惑了
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20:46:54　　
本帖最后由 twz 于
20:48 编辑
没有用过Altera的芯片，只用过Xilinx的。但是原理应该差不多。所谓DDR3 IP核，实际上是DDR3控制器。这个控制器的接口有两类，一类面向用户，另一类直接连到DDR3芯片。它起什么作用呢？实际上就是简化DDR3的读写时序（因为直接实现DDR3读写时序太复杂了）。用户只要通过操作控制器的用户接口，就可以实现DDR3的读写操作了。控制器可以自动完成DDR3的初始化，并根据用户接口产生DDR3的读写时序，自动产生楼主说的RASn，CASn，WE, DQ这些信号，从而实现DDR3的读写。一般配置完IP后，在该IP目录下会生成仿真文件，可以通过运行这个现成的仿真文件来熟悉DDR3 IP的使用。另外要有看user_guide的习惯,user_guide里会介绍IP的使用方法。
21:58:09　　
楼上的写得很好！让我明白了IP的作用！向你学习！还有什么相关资料吗
12:26:03　　
没有用过Altera的芯片，只用过Xilinx的。但是原理应该差不多。所谓DDR3 IP核，实际上是DDR3控制器。这个控制器的接口有两类，一类面向用户，另一类直接连到DDR3芯片。它起什么作用呢？实际上就是简化DDR3的读写时序（因为直接实现DDR3读写时序太复杂了）。用户只要通过操作控制器的用户接口，就可以实现DDR3的读写操作了。 ...
谢谢您的回答。您说的IP控制器产生的两类接口，altera的DDR3 ip产生的文件中生成的接口如下：
module ddr3ip (
& & & & & & & & input&&wire& && &&&pll_ref_clk,& && && && && &//& && &pll_ref_clk.clk
& & & & & & & & input&&wire& && &&&global_reset_n,& && && && &//& &&&global_reset.reset_n
& & & & & & & & input&&wire& && &&&soft_reset_n,& && && && &&&//& && & soft_reset.reset_n
& & & & & & & & output wire& && &&&afi_clk,& && && && && && & //& && && & afi_clk.clk
& & & & & & & & output wire& && &&&afi_half_clk,& && && && &&&//& &&&afi_half_clk.clk
& & & & & & & & output wire& && &&&afi_reset_n,& && && && && &//& && &&&afi_reset.reset_n
& & & & & & & & output wire& && &&&afi_reset_export_n,& && &&&// afi_reset_export.reset_n
& & & & & & & & output wire [14:0] mem_a,& && && && && && && &//& && && &&&memory.mem_a
& & & & & & & & output wire [2:0]&&mem_ba,& && && && && && &&&//& && && && && &&&.mem_ba
& & & & & & & & output wire [0:0]&&mem_ck,& && && && && && &&&//& && && && && &&&.mem_ck
& & & & & & & & output wire [0:0]&&mem_ck_n,& && && && && && &//& && && && && &&&.mem_ck_n
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& & & & & & & & output wire [1:0]&&mem_dm,& && && && && && &&&//& && && && && &&&.mem_dm
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& & & & & & & & output wire [0:0]&&mem_cas_n,& && && && && &&&//& && && && && &&&.mem_cas_n
& & & & & & & & output wire [0:0]&&mem_we_n,& && && && && && &//& && && && && &&&.mem_we_n
& & & & & & & & output wire& && &&&mem_reset_n,& && && && && &//& && && && && &&&.mem_reset_n
& & & & & & & & inout&&wire [15:0] mem_dq,& && && && && && &&&//& && && && && &&&.mem_dq
& & & & & & & & inout&&wire [1:0]&&mem_dqs,& && && && && && & //& && && && && &&&.mem_dqs
& & & & & & & & inout&&wire [1:0]&&mem_dqs_n,& && && && && &&&//& && && && && &&&.mem_dqs_n
& & & & & & & & output wire [0:0]&&mem_odt,& && && && && && & //& && && && && &&&.mem_odt
& & & & & & & & output wire& && &&&avl_ready,& && && && && &&&//& && && && &&&avl.waitrequest_n
& & & & & & & & input&&wire& && &&&avl_burstbegin,& && && && &//& && && && && &&&.beginbursttransfer
& & & & & & & & input&&wire [25:0] avl_addr,& && && && && && &//& && && && && &&&.address
& & & & & & & & output wire& && &&&avl_rdata_valid,& && && &&&//& && && && && &&&.readdatavalid
& & & & & & & & output wire [63:0] avl_rdata,& && && && && &&&//& && && && && &&&.readdata
& & & & & & & & input&&wire [63:0] avl_wdata,& && && && && &&&//& && && && && &&&.writedata
& & & & & & & & input&&wire [7:0]&&avl_be,& && && && && && &&&//& && && && && &&&.byteenable
& & & & & & & & input&&wire& && &&&avl_read_req,& && && && &&&//& && && && && &&&.read
& & & & & & & & input&&wire& && &&&avl_write_req,& && && && & //& && && && && &&&.write
& & & & & & & & input&&wire [2:0]&&avl_size,& && && && && && &//& && && && && &&&.burstcount
& & & & & & & & output wire& && &&&local_init_done,& && && &&&//& && && &&&status.local_init_done
& & & & & & & & output wire& && &&&local_cal_success,& && && &//& && && && && &&&.local_cal_success
& & & & & & & & output wire& && &&&local_cal_fail,& && && && &//& && && && && &&&.local_cal_fail
& & & & & & & & input&&wire& && &&&oct_rzqin,& && && && && &&&//& && && && &&&oct.rzqin
& & & & & & & & output wire& && &&&pll_mem_clk,& && && && && &//& && &pll_sharing.pll_mem_clk
& & & & & & & & output wire& && &&&pll_write_clk,& && && && & //& && && && && &&&.pll_write_clk
& & & & & & & & output wire& && &&&pll_locked,& && && && && & //& && && && && &&&.pll_locked
& & & & & & & & output wire& && &&&pll_write_clk_pre_phy_clk, //& && && && && &&&.pll_write_clk_pre_phy_clk
& & & & & & & & output wire& && &&&pll_addr_cmd_clk,& && && & //& && && && && &&&.pll_addr_cmd_clk
& & & & & & & & output wire& && &&&pll_avl_clk,& && && && && &//& && && && && &&&.pll_avl_clk
& & & & & & & & output wire& && &&&pll_config_clk,& && && && &//& && && && && &&&.pll_config_clk
& & & & & & & & output wire& && &&&pll_mem_phy_clk,& && && &&&//& && && && && &&&.pll_mem_phy_clk
& & & & & & & & output wire& && &&&afi_phy_clk,& && && && && &//& && && && && &&&.afi_phy_clk
& & & & & & & & output wire& && &&&pll_avl_phy_clk& && && && &//& && && && && &&&.pll_avl_phy_clk
& & & & );
其中的output wire [14:0] mem_a,& && && && && && && &//& && && &&&memory.mem_a
& & & & & & & & output wire [2:0]&&mem_ba,& && && && && && &&&//& && && && && &&&.mem_ba
& & & & & & & & output wire [0:0]&&mem_ck,& && && && && && &&&//& && && && && &&&.mem_ck
& & & & & & & & output wire [0:0]&&mem_ck_n,& && && && && && &//& && && && && &&&.mem_ck_n
& & & & & & & & output wire [0:0]&&mem_cke,& && && && && && & //& && && && && &&&.mem_cke
& & & & & & & & output wire [0:0]&&mem_cs_n,& && && && && && &//& && && && && &&&.mem_cs_n
& & & & & & & & output wire [1:0]&&mem_dm,& && && && && && &&&//& && && && && &&&.mem_dm
& & & & & & & & output wire [0:0]&&mem_ras_n,& && && && && &&&//& && && && && &&&.mem_ras_n
& & & & & & & & output wire [0:0]&&mem_cas_n,& && && && && &&&//& && && && && &&&.mem_cas_n
& & & & & & & & output wire [0:0]&&mem_we_n,& && && && && && &//& && && && && &&&.mem_we_n
& & & & & & & & output wire& && &&&mem_reset_n,& && && && && &//& && && && && &&&.mem_reset_n
& & & & & & & & inout&&wire [15:0] mem_dq,& && && && && && &&&//& && && && && &&&.mem_dq
& & & & & & & & inout&&wire [1:0]&&mem_dqs,& && && && && && & //& && && && && &&&.mem_dqs
& & & & & & & & inout&&wire [1:0]&&mem_dqs_n,& && && && && &&&//& && && && && &&&.mem_dqs_n
& & & & & & & & output wire [0:0]&&mem_odt,& && && && && && & //& && && && && &&&.mem_odt
是DDR3的接口，请问您说的面向用户的接口产生读写时序，如实现向DDR3写数据操作，是我直接给DDR3的DQ赋给数据就可以么？哪些信号是用户接口用于实现写操作呢？
谢谢您啦，对DDR3这块儿真的是不太明白
17:00:53　　
你好，你的DDR3调试的怎么样了？最近我也在调，想咨询你几个问题
助理工程师
18:52:12　　
谢谢您的回答。您说的IP控制器产生的两类接口，altera的DDR3 ip产生的文件中生成的接口如下：
module ddr3ip (
& & & & & & & & input&&wire& && &&&pll_ref_clk,& && && && && &//& && &pll_ref_clk.clk
当然不能直接写，直接写还要MIG干啥，附图是你要配置的时序，MIG通过FIFO将用户数据和DDR相连，写数据时先将数据通过写入口或者双向口写入写FIFO，然后给写请求命令，MIG就会产生相应的时序将数据写入DDR，读的时候先给读请求命令，MIG会将数据读回来放在读FIFO里，然后再通过读出口读取数据
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09:46:02　　
没有用过Altera的芯片，只用过Xilinx的。但是原理应该差不多。所谓DDR3 IP核，实际上是DDR3控制器。这个控制器的接口有两类，一类面向用户，另一类直接连到DDR3芯片。它起什么作用呢？实际上就是简化DDR3的读写时序（因为直接实现DDR3读写时序太复杂了）。用户只要通过操作控制器的用户接口，就可以实现DDR3的读写操作了。 ...
你好大神，最近在调试xilinx的ddr3，由于开发板的问题，我必须把生成的ddr差分时钟改为单端时钟然后在自己添加个pll的ip接到ddr上，我想知道怎么把ddr的差分时钟改为单端时钟，然后怎么和pll相连，敬请大神指点迷经。
11:08:29　　
大神们 小弟新人， 我最近在调试 ddr3，我这边用altera 生成ddr3的ip核&&，这边该怎么调试啊
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