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4位二一十进制7段译码显示器
来源：www.elecfans.com 作者：本站日 15:45
[导读] 4位二一十进制7段译码显示器
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电信与信息服务业务经营许可证：粤B2-基于Quartus II的计时电路设计
熊瑜摘 要 Altera Quartus II 作为一种可编程逻辑的设计环境， 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。文章以一个计时电路为例，利用VHDL硬件编程语言和原理图结合，实现计时、校准、整点提示等功能，最后连接数字电路实验箱进行验证。关键词 Quartus II 计时 校准 分频中图分类号：TP274 文献标识码：A0 引言本文利用Quartus II 9.0实现由四个数码管显示的计时电路，以低两位按照 20 进制设计，高两位为任意进制设计为例，并按 1Hz 频率校准高两位的显示，按 10Hz频率校准低两位的显示，在计数到达某整点值时（例如 0300 的时刻），4盏 LED 灯一起按照 10Hz 闪烁 5 秒钟。1电路设计整体电路的程序包含4大部分：计数器（高低位两段）、七段译码器、分频器、整点闪烁。各电路模块拟通过硬件语言实现，生成原理图，再根据逻辑关系进行顶层电路的连接，至此其基本电路的设计情况完成。现将各模块实现方法呈现如下。1.1计数器的设计1.1.1低两位计数器的设计低两位固定为二十进制，可用五位二进制编码其计数状态，程序如下：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY shiyansi ISPORT （ clk1，RST1 ： IN STD_LOGIC；DOUT1 ： OUT STD_LOGIC_VECTOR （4 DOWNTO 0）；COUT ： OUT STD_LOGIC）；END shiyansi；ARCHITECTURE fwm OF shiyansi ISSIGNAL Q1 ： STD_LOGIC_VECTOR （4 DOWNTO 0）；BEGINPROCESS（clk1，RST1）BEGINIF RST1 = 0 THEN Q1&=（OTHERS =& 0）； COUT &= 0；ELSIF clk1EVENT AND clk1=1 THENQ1&=Q1+1；COUT&= 0；IF Q1 &= "10100" THEN Q1&=（OTHERS =& 0）； COUT&= 1；END IF；END IF；END PROCESS；DOUT1&=Q1 ；END fwm；clk1为低位时钟输入，COUT为进位信号输出，DOUT1为五位计数信号输出。1.1.2高两位计数器的设计高两位要求为任意进制，用五位开关模拟五位二进制来编码32进制以内的可调进制，程序如下：LIRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY shi41 ISPORT （ clk2，RST2 ： IN STD_LOGIC；M ： IN STD_LOGIC_VECTOR （4 DOWNTO 0）；COUT ： IN STD_LOGIC；DOUT2 ： OUT STD_LOGIC_VECTOR （4 DOWNTO 0） ）；END shi41；ARCHITECTURE fwm OF shi41 ISSIGNAL Q2 ： STD_LOGIC_VECTOR （4 DOWNTO 0）；SIGNAL m1 ： STD_LOGIC_VECTOR （4 DOWNTO 0）；BEGINPROCESS（clk2，RST2）BEGINm1&=M-1；IF RST2 = 0 THEN Q2&=（OTHERS =& 0）；ELSIF clk2EVENT AND clk2=1 THENQ2&=Q2+1；IF Q2 &= m1 THEN Q2&=（OTHERS =& 0）；END IF；END IF；END PROCESS；DOUT2&=Q2 ；END fwm；clk2为高位时钟输入，COUT为进位信号输出，DOUT2为五位计数信号输出。M为进制控制开关输入信号。1.2七段译码器的设计实现高低两位的译码，程序简单但较为冗杂，在此不列出。data_in1、data_in2分别为低位和高位计数输入，dis_out1、dis_out2分别为14段低位和高位译码信号输出。1.3分频器的设计实验箱内晶振时钟频率为100MHz，进行分频分别得到10Hz 和1Hz的频率，较简单在此不再列出。clk_out1为10Hz输出，clk_out2为1Hz输出。1.4整点闪烁的设计
整点时刻低两位全部为零，高两位为任意指定的数。在这种情况下，LED灯要闪烁5S。因为低两位计数1S跳一次，所以可以用低两位的前5S实现定时。闪烁用10Hz的时钟频率来实现。其程序如下：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY shi44 ISPORT （ clk ： IN STD_LOGIC；X ： IN STD_LOGIC_VECTOR （4 DOWNTO 0）；DOUT2 ： IN STD_LOGIC_VECTOR （4 DOWNTO 0）；DOUT1 ： IN STD_LOGIC_VECTOR （4 DOWNTO 0）；LIGHT ： OUT STD_LOGIC_VECTOR （3 DOWNTO 0） ）；END shi44；ARCHITECTURE fwm OF shi44 ISSIGNAL A： STD_LOGIC_VECTOR （4 DOWNTO 0）；SIGNAL B： STD_LOGIC_VECTOR （4 DOWNTO 0）；SIGNAL C： STD_LOGIC_VECTOR （4 DOWNTO 0）；BEGINPROCESS（clk）BEGINA&=X；B&=DOUT2；C&=DOUT1；IF （（A=B AND （C="00000" OR C="00001" OR C="00010" OR C="00011" OR C="00100"））） THENLIGHT&=（OTHERS =& clk）；ELSELIGHT&="0000"；END IF；END PROCESS；END fwm；clk连接10Hz时钟信号，DOUT1、DOUT2分别为低位和高位计数输入，X为5位整点设置输入。1.5顶层电路的连接按照各部分的逻辑关系将以上原理图连接起来并引出输入与输出，如图1所示。其中，A为低位控制校准信号，B为高位控制校准信号。2验证将电脑与数字电路实验箱相连接，按照实验箱锁定各个引脚，实现输入控制与输出显示，并将其下载到开发板上。验证所设计的电路，符合要求。参考文献[1] 维普网.Quartus Ⅱ[J].今日电子，2008.[2] 卢毅.VHDL与数字电路设计[M].科学出版社，2001.[3] 李聪锟.数字电子技术基础[M].高等教育出版社，2014.[4] 郑亚民，许敏.基于QuartusⅡ的带计时器功能的秒表系统设计[J].电子工程师，2005， 31（1）：59-61.
科教导刊·电子版
2016年26期
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& & & & & 武雪会 & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & &用原理图输入法设计八位全加器：一、实验目的：& & & &熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。二、实验原理：& &&一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照6.1节介绍的方法来完成。三、实验内容：1.先设计一个半加器（1）建立原理图文件工程，绘制半加器原理图，保存文件名h_adder.bdf。（2）全程编译后，仿真测试半加器。（3）将该设计项目设置成可调用的元件。即将半加器h_adder.bdf设置成可调用的底层元件。2.再设计一个1位全加器（1）新建一个原理图文件，保存文件名f_adder.bdf，存到文件夹a 中，作为本项设计的顶层文件并将其设置为工程。（2）利用半加器绘制1位全加器原理图。（3）全程编译后，仿真测试全加器，并用工程仿真，消除用时序仿真造成的时延误差。（4）将该设计项目设置成可调用的元件。即将1位全加器f_adder.bdf设置成可调用的底层元件。3.设计一个8位全加器1）新建一个原理图文件，保存文件名eight_adder.bdf，存到文件夹adder中，作为本项设计的顶层文件并将其设置为工程。（2）利用1位全加器绘制8位全加器原理图。（3）全程编译后，仿真测试8位全加器，并用工程仿真，消除用时序仿真造成的时延误差。4.引脚锁定& & Assignments--Assignment Editor命令进入编辑窗口，将信号加进后开始按模式1进行引脚锁定，选用电路模式一，用键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和，键8为ci，发光管D1显示进位cout。5.完成引脚锁定后再次全程编译。6.编译文件下载。将编译产生的eight_adder.sof配置文件配置进FPGA中，进行硬件测试。四、实验结果：1.半加器设计原理图输入：编译如下图：仿真图如下：2.全加器设计原理图输入：编译如下：仿真图如下：3.八位全加器设计原理图输入：放大图编译图如下：仿真图选最低位的cin为1，八位数据为5d（）和ee（），加上cin得到结果4c（），最高位进位为1.&设置引脚并下载&&4.硬件测试& & & &在实验箱上演示，通过键1，键2控制数据a，键3，键4控制数据b，输出结果显示在数码显示的6/5，最高位进位显示在D8指示灯上。&仿真的例子（选最低位的cin为1，八位数据为5d（）和ee（），加上cin得到结果4c（），最高位进位为1）演示如下：&&&&&&&&
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历史上的今天
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QuartusII的原理图输入设计',
blogAbstract:'姓名：高瑜鸿 & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & 学号：& & & & & 武雪会 & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & &用原理图输入法设计八位全加器：一、实验目的：& & & &熟悉利用',
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