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时间：2018-06-25 16:26
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Verilog HDL语言简介
Verilog HDL语言简介
1．什么是Verilog HDL
Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言之一。
2．Verilog HDL的历史
Verilog HDL是在1983年由GDA（GateWay Design Automaon）公司的Phil Moorby首创的。Phil Moorby后来成为Verilog-XL的主要设计者和Cadence公司（Cadence Design System）的第一个合伙人。
在1984年～1985年，Moorby设计出了第一个关于Verilog-XL的仿真器，1986年，他对Verilog HDL的发展又做出了另一个巨大贡献：即提出了用于快速门级仿真的XL算法。
随着Verilog-XL算法的成功，Verilog HDL语言得到迅速发展。1989年，Cadence公司收购了GDA公司，Verilog HDL语言成为Cadence公司的私有财产。1990年，Cadence公司决定公开Verilog HDL语言，于是成立了OVI（Open Verilog Internaonal）组织来负责Verilog HDL语言的发展。
3．Verilog HDL的进展
基于Verilog HDL的优越性，IEEE于1995年制定了Verilog HDL的IEEE标准，即Verilog HDL。其后，又在2001年发布了Verilog HDL标准。
据有关文献报道，目前在美国使用Verilog HDL进行设计的工程师大约有60000人，全美国有200多所大学教授用Verilog硬件描述语言的设计方法。在我国台湾地区几乎所有著名大学的电子和计算机工程系都讲授Verilog有关的课程。
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评论共有32条
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关系，不适合描述逻辑功能。如果设计规模比较大， 或设计软件不能提供设计者所需的库单元时，这种方法就显得很受限制。而且 用原理图表示设计， 通用性、可移植性也弱一些，所以在现代的设计中，越来 越多的采用基于硬件描述语言的设计方式。采用硬件描述语言的 计方式主要是正向的自 下 （ｏ－ｏｎ 的设计 设 顶向 Ｔｐ ｗ ） Ｄ方法。自顶向下的设计是从系统级开始的，把系统划分为若干个基本单元，然 后再把每一个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以 直接利用 Ｅ Ａ 元件库中的基本原件来实现为止。 Ｄ 本文主要把这种设计方法应用于一种通用异步收发器 ＷＡ Ｔ 的具体设计中， Ｒ） 较详细的阐 述了 基于硬 件描述语言的自 顶向下的数字电 路的设计方法。这种方法包含了模块的划分、代码的编写、仿真验证、代码综合、综合后仿真和布局布线等流程。主题词：专用集成电路 ＨＬ Ｄ 语言 自 顶向下设计 通用异步收发器 （ＡＴ ＵＲ ） Ａｂ ｔａ ｔ ｓ ｃ ｒＷｉ ｈ ｒｖ ｏｔ ｄ ｉｌ ｔ ｄ ｉｌ ｎｌ ｙ ｅａｄ ｅｅ ｔ ａｉ ｌ ｅ ｔ ｅ ， ｉｔ ｔ ｈｏ ｇ ｈ ｐｎｔｔ ｉｏ ｒ ｔ ｅ ａ ｆ ｉ ａ ｒ ｈ ｇａ ｅ ｏ ａ ｅ ｒｅ ｎ ｖ ３ ｈ ｒ ｈ ｇ ａ ｅ ｃ ｓ ｔ ｓ ｐ ｏ ｈｍ ｎ ． ｄ ｉｌ ｎｌ ｙ ａｐｅ ａ ｏｔ ｃｍ ｕ ｒ ｃ ｅ ｕ ａ ｌｅＴｅ ｔ ｔ ｈｏ ｇ ｉ ｐｌｄ ｓ ｆｍ ｐｔ ｔ ｏ ｆ ｉ ｈ ｉ ａ ｅ ｏ ｓ ｉ ｌ ｒ ｆ ｇ ｃ ｍ ｏ ｏ ｅｏ ｈｍ ａｐａｃ ｆｍ ｂｅ ｉｔ ｐｏｅ ａ ｍ ｓ ｆ ｅｅ ｍ ｄ ｉ ｌ ｏ ｅ ｌｎ ｐ ｉ ｅ，ｒ ｍ ｉ ｔｄ ｉｌ ａｄ ｏ ｏｔ ｎｗ ｓ ｅｉｎ ｏ ｏ ｌ ｏ ａ ｈｎ ｎ ｌ ｔ ｅ ｔ ｃ ａ ｇ ｌ ｈ ａｐａｃ ａｄ ｎｉ ． ｐｌｎｅ ｍ ｉ ｎ ｉ ｎ ｕｔ ｏ Ｉ ｔｍ ｏ ｏ ｅ ， ｌｔｎ ｙｅ ｈ ｐ ｅ ｅ ｎ ｔ ｓ ｔ ｒｓ ｃ ｃ ｔ ｔ ｅｃｏｉ ｓ ｔ ｔ ｔ ｃ ｓ ａｄ ｎ ｉ ｎ ｅ ｆ ｐ ｈ ｅ ｒ ｃ ｍ ａ ｒ ｓ ｓ ｒ ｍ ｓ ｎ ｅ ｓ ｏ ａ ｉｏ ａｏ ｕｎ ｄ ｉｌ ｎｌ ｙ ｄ ｉｌ ｅ ． ｓ ｌ ｓ ｔ ｔ ｔ ｎ ｒ ｔｎ ｇ ｔ ｔ ｈｏ ｇ ｉ ｉｔ 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Ａ Ａ Ａ善和发展阶段。 这两个阶段无论是在设计的自 动化程度还是在设计的复杂性上 都远不能和 Ｅ Ａ阶段相比。我们也着重的来讨论Ｅ Ａ阶段。 Ｄ Ｄ ２ 世纪 ９ 年代以来，微电子工艺有了 ０ ０ 惊人的发展， 工艺水平已 经达到深 亚微米级，在一个芯片上已 经可以 集成上百万、上千万乃至上亿个晶体管，芯 片的工作速度达到了吉比特 ／ 秒数量级，这样就对电子设计的工具提出了更高 的要求，同时也促进了设计工具的发展。 今天， Ｄ Ｅ Ａ技术已 经成为电 子设计的重要工具。 无论是设计芯片 还是设计 系统，如果没有 Ｅ Ａ工具的支持，都将是难以完成的。Ｅ Ａ工具已 Ｄ Ｄ 经成为设计师必不可少的武器。正起着越来越重要的作用。从发展过程看， Ｄ Ｅ Ａ技术一直滞后于制造工艺的发展， 它是在制造工艺的 驱动下不断地向前进步的； 从长远看， Ｄ Ｅ Ａ技术将随着微电子技术、 计算机技 术的不断发展而发展。１ＥＡ ． 技术的特点 Ｄ现代 Ｅ Ａ技术的主要特征是采用高 Ｄ 级语言描述，具有系统级仿真和综合能力。具体说包括以下几个方面。（） １ 采用硬件描述语言 采用 述语言 （Ｄ ． ｄａ Ｄｓｉ ｏＬｎ ａ ） 硬件描 Ｈ Ｌ Ｈｒ ｒ ｅ ｒｔｎ ｇ ｇ 进行电 ａ ｗ ｅ ｃｐ ａ ｕ ｅ ｉ 路与系 统的描述是当前Ｅ Ａ技术的 Ｄ 一个特征。 与传统的原理图 设计方法相比 Ｈ Ｌ 较， Ｄ语言更适合描述大规模的系统，它能够使设计者在比较抽象的层次土对所论计 系统的结构和功能进行描述。 采用 Ｈ Ｌ ‘ 语 台 Ｄ 设计有以下突出优点：语言的公开可利用性； 设计与工艺的无关性； 宽范围的描述能力； 便于组织大规模系统设计； 便于设计的复用、交流、保存和修改等。 （）高层综合和优化 ２为了能更好的支持自 顶向下的设计方法，现代的 Ｅ Ａ 工具能够在系统级 Ｄ 进行综合和优化，这样就缩短了设计周期，提高了设计效率。典型的支持高层综合的 工具有美国Ｓｎ ｓ 公司的Ｂｈ ｉａＣｍ ｉ 等。 ｙｏ ｙ ｐｓ ｅ ｖ ｒ ｏ ｐｅ 将来， ａｏ ｌ ｌ ｒ 还会有更多 的 工具支 持系统级（ 级 的 合与 行为 ） 综 仿真。（ ）并行工程 ３根据美国防卫分析研究所 Ｒ３８报告中的定义，所谓并行工程 （Ｅ － ３ Ｃ，Ｃｎ ｒｎＥｇｅｉ ）是 一 统 、 成 、 行的 及相关 ｏ ｕｅ ｎｉｅｎ ，指“ 种系 化的 集 化的 并 产品 ｃ ｒｔ ｎ ｒｇ过程的开发模式 （ 相关过程主要指制造和维护）。现代的 Ｅ Ａ 工具都建立了 ” Ｄ 并行工程框架结构的开发环境，以适应现代电子系统设计开发的特点。这样的Ｅ Ａ开发工具支持多人同时并行地进行设计。 Ｄ （）开放性和标准化 ４ 框架是一种软件平台结构， 它为Ｅ Ａ工具提供了操作环境。 Ｄ 任何一个 Ｅ Ａ Ｄ 系统只要建立了符合标准的开放式框架结构，就可以接纳其他厂商工具一起进 行设计工作。这样，框架作为一套使用和配置 Ｅ Ａ 软件包的规范， Ｄ 就可以实 现各种 Ｅ Ａ工具的优化组合，并把它们集成在一个易于管理的统一的 Ｄ 环境下，实现资源共享。２ ＥＡ ， 技术的范畴和应用 ＤＥ Ａ技术的应用包括电子工程师进行电子系统开发的全过程， Ｄ 以及进行电子设计时涉及到的 各个方面。 从一个角度看， Ｄ Ｅ Ａ技术可粗略分为系统级、 级和 门 物理实 现级三个层次的辅助设计过程： 从另一角 度来看，Ｄ Ｅ Ａ技术包括了电子电 路设计的各个领域， 即从低频电路到高频电 路、从线性电 路到非线性电路、从模拟电路到数字电路 以及从 Ｐ Ｂ板设计到 Ｆ Ｇ Ｃ Ｐ Ａ开发等等。Ｅ Ａ技术的功能和范畴如下图 Ｄ 所示：孵电设 ‘ ￣ Ｄ琪 路 计！ 一（Ｅ 一 ／产＼ Ａ洲 ／＼ 、 —） ！拟 一 模 峨粉Ｅ Ａ技术的功能和范畴 Ｄ二、 在 接口 微机系 的 统中 作用‘５ 习１ １要构成一个实际的微机系统， 除了微处理器以 还必须有各种接口电路。 外， 接口电路按功能可分为两类： 一类是使微处理器正常工作所需的辅助电路，通过这些辅助电路，使处理器得到所需的时钟信号或接收外部多个中断请求等；另一类是输入 ／ 接口电 利用这些接口电 输出 路， 路，微处理器可以 接收外部设 备送来的信息或将信息发送给外部设备。 外部设备为什么一定要通过接口 和主机总线相连呢？能不能将外部设备和Ｃ Ｕ的数据总线、 Ｐ 地址总线及控制总 接连接起来呢？ 线直 答案是否定的。 因为 Ｃ Ｕ只能接收和发送并行数据， Ｐ 而大多数的外部设备却只能接收和发送串 行数 据。这样，就要求在 Ｃ Ｕ和外部设备之间 Ｐ 有一个能将 Ｃ Ｕ发送的并行数据转 Ｐ 化为串 行数据以 发送给外部设备和将接收到外部设备发送来的串 行数据转换为 并行数据送给Ｃ Ｕ的 ， Ｐ 接口 这种接口 主要起到将并行变串 行和串 行变并行的格 式转换功能。此外有的 外设对信号类型也有要求，如有的外设只能接收和发送模拟信号， 而众所周知Ｃ Ｕ只能发送和接收数字信号， Ｐ 这就需要有接口在 Ｃ Ｕ Ｐ和外设之间实现数／ （／） 模 ＤＡ 和模／ ＡＤ转换， 数（／） 这就是接口的 数据类型转换 功能。 接口的以 上两种功能合称为接口 的缓冲和变换功能。 此外， 还能在 接口 Ｃ Ｕ和外设之间传送控制和状态信息，实现 Ｃ Ｕ与外设间的联络。以 Ｐ Ｐ 上这些 只是接口 较主要的 的比 功能． 从接口 的作用可以 看出， 选择哪 种接口 类型最主要是由 外设来决定的（Ｐ （Ｕ Ｃ 只能决定接口 中缓冲作用的寄 存器的 位数） 今社会的数字化进程飞 ，当 速发展，各种外部设备日 新月异，这就要求有新的能配合外部设备的接口不断的出现， 以促进数字化的发展。 此外， Ｃ Ｕ的利用率角度来讲接口的功能也要不断的 从 Ｐ 完善， 增加其存储容量，以 减少Ｃ Ｕ的中断进而提高Ｃ Ｕ和接口 Ｐ Ｐ 效率。 基于 Ｖｒｌｇ 技术的ＤＲ 设计 ｅｉｏ ＨＬ Ｄ ＡＴ第一章 Ａ Ｉ 设计方法及 ＨＬ ＳＣ Ｄ 技术１ ＡＩ设 方 ［ ， ? Ｓ 计 法ｓ １ Ｃ １ 。ＡＩＡｐｃｉ Ｓ ｃｃ ｒｅＣｃｔ ａ ｎ ｉ Ｉｅａｄ ｕ） 为“ 用 成电 ， 面向 Ｓ （ｐｉｔ ｐ ｆ ｎｇｔ ｉ ｉ Ｃ ｌ ｏ ｅｉ ｔ ｒ 译 专 集 路” 是专门 用途的集成电路。 它是根据某一用户的特定要求， 低研究成本、短交 能以 货周期供货的半定制、 定制电 路以 Ｌ 及ＰＤ和ＦＧ Ｐ Ａ电路。 按照其电路实现方法不同可分为：全定制集成电路、半定制集成电路和可编程集成电路。随着数字时代的到来， 数字技术的应用已 经渗透到了 人类生活的各个方面。 从计算机到家用电 从手机到数字电 器， 话，以 及绝大部分新研制的医 用设备、军用设备等，无不尽可能 地采用了 数字技术。而集成电 路作为 通信、 计算机、 多媒体等众多电 子信息 产品的 核心， 其发展水平对于一个国 科技实力有重 家的大的影响。常用的Ａ Ｃ设计方法： Ｉ Ｓ（） 制 方 Ｆｌ ｕｏ Ｄ ｉ Ａｐ ａ 是 人机交互图 设计 法 （ｕ－ ｓｍ ｓｎ ｒｃ） 利用 １ 全定 ｌ ｔ ｅｇ ｐ ｏ ｈ Ｃ形系统，由版图设计人员从每个半导体器件的图形、尺寸开始设计，直到整个版图的 布局和布线。 全定制的 特点是针对每个元件进行电 路参数和版图参数的优化，它往往采用 自由格式的版图设计规则进行设计，并由设计者不断的完善版图设计，以 使每个元件及内 部连接安 排得最紧凑、 最适合。 这样， 得到 可以 最佳的 性能 （ 包括速度和功耗）以 及最小的芯片尺寸， 有利于提高集成度和降 低生产成本。 它适合用于要求最高速度、 最低功耗和最省面积的设计。 这种设 计方法要求设计者有相当深入的微电子技术和生产工艺方面的专业知识和一定 的设计经验。 这种设计的缺点是设计周期很长、查找错误的困 难较大，而且设计费用很高。（） 定 方 Ｓｍ－ ｓｍ 咖 Ａｐ ａ ）这 ２ 半 制设计 法（ｅｉｕｏ Ｄｓ ｐｒｃ ，种设计 法主 Ｃｔ ｅ ｏｈ 方 要是指标准单元设计法。 在标准单元设计法中，基本的电路单元 （ 如Ｄ触发器、 与非门、全加器等） 的版图是预先设计好的，放在 Ｃ Ｄ工具的版图 Ａ 库中，而 且有统一的高度。这部分版图不 设计者自 必由 行设计， 所以 叫半定制。设计者 利用 Ｃ Ｄ工具绘制电 Ａ 路方框图或采用 Ｈ Ｌ描述，然后 Ｃ Ｉ工具能够利用方 Ｄ Ａ〕框图中的单元逻辑电路符号与单元电路版图的对应关系，自动布局布线，生成版图。设计者也可以利用标准单元的版图人工布局布线。标准单元法不要求设 计者必须有专门的半导体工艺知识。（） ３ 可编程逻辑器件 （Ｌ ） Ｏ Ｄ 设计方法， 它是利用计算机辅助设计， Ｄ 用Ｈ Ｌ 描述或原理图输入， 通过一系列的编译程序，自 动布局布线、模拟仿真等， 最后生成二进制文件，装入 Ｅ Ｒ Ｍ， Ｐ Ｄ器件 （Ｐ ＡＣ Ｌ ＰＯ 对 Ｌ Ｆ Ｇ ／Ｐ Ｄ）器件初始化，实现满足用户要求的专用集成块，真正达到由 用户自 行设计、自 行研制和自 行 生产集成电路的目的。 Ｐ ＡＣ Ｌ ＦＧ ／Ｐ Ｄ既继承了Ａ Ｉ Ｓ Ｃ的大规模、 高集成度、 高可 靠性的优点，又克服了普通 Ａ Ｉ Ｓ Ｃ设计周期长、投资大、灵活性差的缺点。但采用 Ｐ Ｄ 器件设计的 Ｌ 功能面积比 较小，与前两种设计方法相比电路速度也较慢。随着 Ｖ Ｓ 芯片复杂性的增加， ＬＩ 在整个芯片中只利用一种设计方法是不经济的， 而提出了 种结 因 一 构化的 层次设 方法 （ｒｔ ｄ ｒｃｃ Ｄｓｎ 计 Ｓｕｕ Ｈｅｒｉｌ ｉ ｔｃｒ ｉａｈａ ｅｇ ｅＡ ｐ ａ ）它是在一个芯片设计时 ｐｒ ｃ ． ｏｈ 采用多 种不同的方 采用这 法。 种方法， 在设计周期上可以大大缩短，而在性能和芯片面积方面也有很大提高。随着设计自动化程度和芯片复杂性的提高，现在的Ｉ Ｃ设计多采用基于 Ｈ Ｌ的设计。 Ｄ１２ Ｌ ． Ｈ 技术［ Ｄ ａ以前，所做的复杂逻辑电路及系统的设计规模比较小也比 较简单，其中所用到的ＦＧ Ｐ Ａ或 Ａ Ｉ Ｓ Ｃ设计工作往往只能采用厂家提供的专用电 路图输入工具来进行。为了满足设计性能指标，工程师往往需要花费好几天或更长的时间来进行艰苦的手工布线。 工程师还得非常熟悉所选器件的内部结构和外部引线特 点，才能达到设计要求。这种低水平的设计方法大大延长了设计周期。近年来，ＦＧ Ｐ Ａ和 Ａ Ｉ ＳＣ的设计在规模和复杂方面不断取得进展，而对逻 辑电路及系统的设计的时间要求越来越短。这些因素促使设计人员采用高水准的设计 具， 件描述 工 如硬 语言（ｅｌ Ｈ Ｌ Ｈ Ｌ来 设 Ｖｒ ｇ Ｖｒ ｇ 或Ｖ Ｄ ） 进行 计。ｅｌ Ｈ Ｌ ｉ Ｄ ｏ ｉ Ｄ ｏ 是硬件描述语言的一 用于数字电 种， 子系统设计。 设计者可以 用它进行各种级别的逻辑设计， 可以用它进行数字逻辑系统的仿真验证、 时序分析、 逻辑综合。 它是目 前应用最广泛的一种硬件描述语言，于 １ ５ ９ 年成为ＩＥ 标准。 ９ ＥＥ下面以Ｖｒ ｇ ｌ 为例介绍一下 ｅｏ ｉ 应用硬件描 述语言（Ｄ ） Ｈ Ｌ 进行电 路设计的流程和优点：应用 Ｈ Ｌ 采用自 下 〔ｏ－ｏ ｎ 的设计方式， 通常 Ｄ 顶向 Ｔｐ ｗ ） Ｄ 首先有必要阐述 一下自 顶向下设计的基本概念。现代集成电路制造工艺技术的改进，使得在一个芯片上集成数十万乃至数 千万个器件成为可能，但很难设想仅由一个设计师独立设计如此大规模的电路 而不出现错误。利用结构化层次化的设计方法，一个完整的硬件设计任务首先 由总设计师 （ ｒ ｉｃ 划分若干个可操作的模块，编制出相应的模型 （ Ａｃ ｔｔ ｈｅ ） 行为 的或结构的） 通过仿真加以验证后， ， 再把这些模块分配给下一层的设计师。 这就允许了 多个设计者同时设计一 个硬件系统中的 模块， 每个设计者负 不同 其中 责自 己所承担的部分； 而上一层设计师对其下层设计者完成的设计用行为级的上层模块对其所作的设计进行验证。为了提高设计质量，如果其中一个部分的模块可以由 商业渠道得到， 购买它们的知识产权的使用权 （ 核的重用） 可以 Ｉ Ｐ ， 以节省时间和开发经费。下图为自 顶向下设计的示意图，以设计树形式绘出：图１ Ｔｐ ｏｎ 计思 ． ｏ－ ｗ 的设 想 １ Ｄ 自 顶向下的设计是从系统级开始，把系统划分为若干个基本单元，然后再 把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接利用Ｅ Ａ元件库中的 Ｄ 基本原件来实 现为止。 层次管理的基本概念 复杂数字逻辑电路和系统的 层次化、结构化设计隐含着对系统硬件设计方 案的逐次分解。 在设计过程中的 任意层次， 至少有一种形式来描述硬件。 硬件的描述特别是行为的描述通常称为行为建模。在集成电路设计的每一层次，硬 件可以分为一些模块，该层次的硬件结构由这些模块的互连描述，该层次的行为由这些模块的 行为描述。 这些模块称为该层次的基本单元， 而该层次的基本单元又由下一层次的基本单元互连而成，如此下去，完整的硬件设计就可以由 图 １ 所示的设计树描述。在不同的层次都可以进行仿真以及对设计思想进行 ． １验证。 Ｄ Ｅ Ａ工具提供了有效的手段来管理错综复杂的层次， 可以方便的查看某 一层次模块的源代码或电路图，以改正仿真时发现的错误。 完整的采用 Ｄ 技术的Ａ Ｉ Ｈ Ｌ Ｓ Ｃ设计过程： 通过上面的阐述不难理解在不同的层次做具体模块的设计所用的方法也有 所不同。在高层次上往往编写一些行为级的模块，并通过仿真加以验证，其主 要的目的是对系统性能的总体考虑和各模块的指标分配， 并非具体的电路实现。 而当设计的层次比较接近底层时，行为描述往往用电路逻辑来实现，这时的模 块不仅需要通过仿真加以验证， 还需要进行综合、 优化、 布线和后仿真。 总之，具体电路是从底层 向上逐步实现的。下图为 Ｈ Ｌ设计流程图： Ｄ有 同且 电路 徽 吐 助 工艺文 件成 ｐ 口 ｐ 人码碑图１ Ｈ Ｌ ． Ｄ 设计流程图 ２ 从图中可以看出，模块的设计流程主要由两大主要功能部分组成． １ ）设计开发：即从编写设计文件，综合布局布线＊投片生成这样一系列ｓ 步骤 。 ２ ）设计验证：也就是进行各种仿真的一系列步骤， 如果在仿真过程中发现问题就返回设计输入进行修改。 下面概括了采用Ｈ Ｌ Ｄ 技术自 顶向下的Ａ Ｉ Ｓ Ｃ的设计流程： 规格定义： 规定所需的时钟频率、输入／ 输出时序、功能 （ 输入是什么，要 求输出是什么等等） 、面积、功率、信噪比等等。 Ｉ Ｃ设计的第一步，是给出设计规格，包括电气规格、 功能规格等。电气规 格是环境所能容忍的电压范围、 直流特性、交流特性等； 功能规格是指电 路要 实现的功能，可以 用真值表、 状态图、时序图 流程图等表示。 此外，还要考虑静电 防护 （Ｓ ） Ｉ Ｏ电 Ｅ Ｄ ， ／ 容、可测性、封装形式等。 工艺选择：选择那种工艺 （ 例如， Ｃ Ｓ 是 ＭＯ 还是 ＧＡ， ０ 微米还是 ａｓ ． 是 ６０５ ． 微米） ２ 。架构选择：是并行的还是串行的架构，是否需要流水线。 电路设计：划分模块，定义各模块的功能并定义模块间的连接关系。电路 设计一般要从行为级开始采用 Ｈ Ｌ描述，在 Ｒ Ｌ级完成设计。经过综合后， Ｄ Ｔ 得到门级网表。 电路仿真： 包括功能仿真及时序仿真。 Ｔ 在Ｒ Ｌ级可以 进行功能仿真， 而时 序仿真要在门级才能进行。布局布线：一般自 动完成，必要时要进行手工布线。 布局的验证：包括设计规则检查 （ Ｒ ）等． ＤＣ 布局后的仿真：通常称为后仿真。 这个时候可以得到布线的延时，因而时 序仿真跟接近真实的情况。 可靠性分析：考虑电子迁移 ／ Ｓ Ｅ Ｄ等。Ｖｒ ｇ 设计方法与传统的原理图设计方法的比 Ｌ ｅｌ Ｈ ｉ Ｄ ｏ 较：采用电路原理图输入法进行设计具有设计周期长、需要专门的设计工具、 需 要手工 布线等 。 采用Ｖｒ ｇ 入法时，由 ｅｌ Ｈ Ｌ 标准 缺陷 而 ｅｌ 输 ｉ ｏ 于Ｖｒ ｇ 的 化， ｉ Ｄ ｏ可以很容易的把完成的设计移植到不同厂家的不同芯片中去，并在不同规模应用时可以 很容易的修改。 这不仅是因为用Ｖｒ ｇ Ｌ ｅｌ Ｈ 所完成的设计，它的 ｉ ｏ Ｄ 信 号位数是很容易改变的，可以 很容易对它进行修改来适应不同规模的 应用；在 仿真验证时，仿真测试矢量还可以用同一种描述语言来完成，而且还因为采用 Ｖｒ ｇ Ｌ 合器生 数 逻辑是一 标 ｅｌ Ｈ 综 ｉ Ｄ ｏ 成的 字 种 准的电 计 换 子设 互 格式 （ＤＦ ＥＩ ） 文 独立于 件， 所采用的 现工 有关工 参 描 实 艺。 艺 数的 述可以 通过 Ｖｒ ｇ Ｌ ｅｌ Ｈ ｉ ｏ Ｄ提供的属性包括进去，然后利用不同厂家布局布线工具，在不同工艺的芯片上实现。采用Ｖｒ 输入法的 ｇ ｅｌ ｉ ｏ 最大优点是 其与工艺无关性。 这使得工程师在功能设计逻辑验证阶段，可以不必过多考虑门级及工艺实现的具体细节，只需要利用系统设计时对芯片的要求，施加不同的约束条件，即可以设计出实际电路。实 际上这是利用了计算机的巨大能力并在 Ｅ Ａ 工具的帮助下，把逻辑验证与具 Ｄ 体工艺库匹配、布线及延迟计算分成不同阶段来实现，从而减轻人们的繁琐劳动。伴随着硬件描述语言的 发展， 其他的电 路描述语言如可 硬件仿真的Ｃ 用于语言等也相继的出现了。而且不仅仅是应用于数字电路的硬件描述语言，应用于模拟电 语言 ｅｌ Ａ也出 路的 如Ｖｒ ｇ 现了， 在不断的发展和完善中。 路语 ｉ ｏ 并都 电言的一个共同点都是提高设计的复杂性和规模，同时也增强了设计的自 动化， 减少了设计者的劳动量，从而使超大规模的设计成为可能。 第二章 通用异步收发器的基本结构和工作原理 ２１ ． 接口电 路在计算 统中 作用〔 机系 的 Ｂ ］由于本论文所设计的通用异步收发器 （ Ａ Ｔ Ｕ Ｒ ）电路是接 口电路的一种，所以 很有必要先介绍一下什么是接口电 路和接口电 路在计算机系统中 的作用。简单的说， 是介于 Ｃ Ｕ和外部设备之间的硬件电路， 接口 Ｐ 用以来实现和协 调 Ｃ Ｕ与外部设备之间的数据和信息的传递即通讯。 Ｐ 外部设备外什么一定要通过接口和主机总线相连呢？能不能将外部设备和 Ｃ Ｕ的数据总线、地址总线及控制总线直接连接起来呢？ Ｐ 从时序上看， Ｐ Ｃ Ｕ对外部设备的输入 ／ 输出操作和对存储器的读 ／ 写操作很类似， 那么，是什么原因决定了存储器不需要接口电 路，可以 直接连在总线 上，而输入 ／ 输出设备却一定要通过接口电路与总线相连呢？为了回答上面的两个问题，需要分析外部设备的输入 ／ 输出操作和存储器 读／ 写操作的不同之处。 所有存储器都是用来储存信息的，功能单一；传输方式也单一，一次必定 是传送一个字节或者一个字；品 种很有限，只有只读类型和可读 ／ 可写类型。 此外， 储存器的存储速度基本上可以和 Ｃ Ｕ的工作速度匹配。 Ｐ 这些决定了存储 器可以通过总线和Ｃ Ｕ相连，即通常说的直接将存储器挂载到系统总线上。 Ｐ 但是， 外部设备的 功能却是多 种多样的。有些外设作为输入设备，有些外 设作为输出设备，也有些外设即作为输入设备又作为输出设备， 还有些外设作 为检测设备和控制设备，而每一类设备本身可能又包含了多种工作原理的不同 的具体设备，对于一个具体设备来说，它所使用的信息可能是数字，也可能是 模拟的，而非数字式信号必须经过转换， 使其成为对应的数字信号才能送到计 算机总线。 这种将模拟信号变为 数字信号、 或者反过来将数字信号变为模拟信号的功能是Ａ／ Ｄ／ Ｄ． Ａ接口来完成的。大多数外部设备所用的 信息是数字， 不过， 有些外设的信息是并行的，有 些外设的 信息是串 行的。 串行设备只能接收和发送串 行的数字信息， Ｐ 而Ｃ Ｕ却只能接收和发送并行的信息。这样，串行设备必须用接口 将串行信息变为并行信息， 才能发送给 Ｃ Ｕ Ｐ ；反过来， 要将 Ｃ Ｕ送出的并行信息变为串 Ｐ 行信息， 才能送给串行设各。可见，接口也起到并行数据和串行数据的变换作用。这么说， 如果一个微型机系统连接的是并行设备， 是否可以不用接口了呢？ 也不是的，因为 Ｃ Ｕ通过总线要和多个外设打交道，而在同一时刻 Ｃ Ｕ通常 Ｐ Ｐ只和一个外设交换信息，就是说一个外设不能长期和 Ｃ Ｕ相连，只有被 Ｃ Ｕ Ｐ Ｐ 选中的外设，才能接收数据总线上的数据或者将外部信息送到数据总线上。所 以，即使是并行设备， 也同样要通过接口与总线相连。这种接口是并行接口。除了上面这些原因外， 外设的工作速度通常比Ｃ Ｕ的速度低的多， Ｐ 而且各种外设的工作速度互不相同，这就要求接口电路对输入 ／ 输出过程能起到一个 缓冲和联络的作用。对于输入设备来说， 接口 通常起信息变换和缓冲功能。变换的含义包括模 拟量到数字量的变换、串行数据往并行数据的变换以及电平变换等，总之，目 的是将输入设备送来的信息变换成 Ｃ Ｕ能接收的格式， Ｐ 并将其放在缓冲器中让 Ｃ Ｕ来接收。对于输出设备来说，接口 Ｐ 要将 Ｃ Ｕ送来的并行数据放到缓冲器 Ｐ 中，并将其变成外部设备所需要的信息形式，这种形式可能是串行数据，也可能是模拟量等。可见，输入 输出接口电 ／ 路是为了解决计算机和外部设备之间信息变换问 题而提出来的，输入 ／ 输出接口 是计算机和外设之间传送信息的部件，每个外设都要通过接口 和主机系统相连。 技术就是专门 接口 研究Ｃ Ｕ和外设之间的数 Ｐ 据传输方式、接口电路的工作原理和使用方法的。 接口的功能： 简单的说，一个接口的基本功能是在系统总线和Ｉ Ｏ设备之间传输信号， ／ 提供缓冲作用，以满足接口两边的时序要求。接口、系统总线和外设的连接如图 ２１ ．所示。下面是从广义角度概括出来的接口 功能。 对于一个具体接口来说，未必全 部具备这些功能，但必定要具备其中几个。 寻址功能：首先， 接口 要对选择的存储器和 Ｕ ０的信号能够做出解释：此 外，要对送来的片选信号进行识别，以 便判断当前本接口是否被访问，如果受 到访问，还要决定是接口中哪个寄存器受到访问。 输入／ 功能： 输出 接口 要根据送来的 ／ 读 写信号决定当前进行的是输入操 作还是输出操作， 并且随之能从总线上接收来自Ｃ Ｕ的数据和控制信息， Ｐ 或者 将数据或状态信息送到总线上。数据转换功能： 接口 不但要从外设输入数据或将数据送往外部设备，并且 还要把 Ｃ Ｕ输入的并行数据转换成所连的外设可接收的格式 （ Ｐ 如串行格式） ； 或者反过来，把从外设输入的信息转换成并行数据送往Ｃ Ｕ Ｐ． 联络功能：当接口从总线上接收一个数据后，或者把一个数据送到总线上 以后， 能发一个就绪信号，以 通知Ｃ Ｕ 数据传输己 Ｐ， 经完成， 从而可以准备进行下一次传输。中断管理功能：作为中 断控制器的接口 应该具有发送中断请求信号和接收中断响应信号的功能，而且还有发送中断类型信号的功能，此外，如果总线控制逻辑中没有中断优先管理电路，那么，接口 应该还具有优先级管理功能。 复位功能：接口应该能接收复位信号，从能而使接口 本身以及所连的外设进行重新启动。可编程功能：为了使一个接口可以工作在不同的方式，而且可以 用软件来决定到底工作在哪一种方式。 此外，为了能够用软件来设置控制信号，一个接 口 应该有可编程功能． 错误检测功能：当前多数可编程接口 芯片一般能够检测下列两类错误：一 类是传输错误；另一类是覆盖错误。数 据 总 钱数据 六寄存丹数据输出 寄存器控帘 惜 器 状态寄存器图２ 外设通过接口 ． １ 和系统相连当然了， Ｐ Ｃ Ｕ与外部设备进行通讯时， 在 也可以用软件来实现串行到并行 以及并行到串行转换， 但这样一来则大大降低了Ｃ Ｕ的利用率。 Ｐ 所以， 通常用硬 ＡＴ 路 实 接 。 着 规 集 电 技 的 展 通 的 编 件ＵＲ电 来 现 口 随 大 模 成 路 术 发 ， 用 可 程的同步和异步的接口片子种类越来越多。１ ３ ２２ ． 通用异步收发器的基本结构和工作原理『 ， ０ １大多数的外部设备和计算机之间是按照串行方式进行通信的。也就是说， 数据是一位一位进行传输的，在传输过程中，每一位数据都占 据一个固定的时 间长度。这种情况下，就要串 行接口 把这个外部设备连接到总线上。２２１串行接口 ．． 当前可编程的串行接口 有很多种，通用异步收发器 （ Ａ Ｔ Ｕ Ｒ ）就是最常见的一种串 行接口 。图 ２ ． ２是串 行接口 部件的典型、 简单的结构，从图中可以见 到，串 行接口部件内部有 ４ 个主要的寄存器，即控制寄存器、状态寄存器、数 据输入寄存器和数据输出寄存器。申行输出一 习来自 峨址异收图２ 可编程串 ． ２ 行接口的典型结构控制寄 存器用来容纳Ｃ Ｕ送给此接口的 Ｐ 各种控制信息， 而控制信息决定接 口的工作方式。 状态寄 存器的 各位叫状态位， 每一个状态位都可以 用来指示传 输过程中的某一类错误或者当 前的传输状态。数据输入寄存器总是和串 行输入 ／ 并行输出移位寄存器配对使用的，在输入过程中，数据一位一位从外部设备 进入接口的移位寄存器， 接收完一个字符以后，数据就从移位寄存器送到 而当 数据输入寄存器， 再等待Ｃ Ｕ来取走。 Ｐ 输出的情况和输入过程类似， 在输出过 程中， 数据输出寄 存器和并行输入／ 行输出 串 移位寄 存器配对使用。 Ｐ 当Ｃ Ｕ往数据输出寄存器中输出一个数据后，数据便传输到移位寄存器，然后一位一位地通过输出线送到外设。Ｃ Ｕ可以访问串行接口中的四个主要寄存器。 Ｐ 从原则上讲， 对四个寄存器 可以通过不同的地址来访问，不过，因为控制寄存器和数据输出寄存器是只写的，状态寄存器和数据输入寄存器是只读的， 所以，可以 用读信号和写信号来 区分这两组寄存器，再用一位地址来区分两个只读寄存器和两个只写寄存器。２２２串行通信涉及的几个问题 ．．１ ．全双工方式和半双工方式图２ ． ２中所示接口 对接收信息和发送信息采用了不同的 通路。如果一个数 据通信系统中，对数据的两个传输方向 采用不同的通路， 这样的系统可以工作 全双工方式， 采用全双工方式的系统可以同时进行发送和接收。这对串行接口 来说，意味着可以同时进行输入和输出。和全双工方 应的 半 方 在 双工方 ， 过 式对 叫 双工 式。 半 式中 输入 程和输出 过程使用同一通路。对于象打印机这样单方向传输的外部设备，当然只要用半双工就能满足。２ ．同步方式和异步方式 串行通信可以分为两种类型，一种叫同步通信，另一种叫异步通信。 采用同 步通信时， 将许多 字符组成一个 信息组， 这样， 字符可以 一个接一 个地传输，但是，在每组信息 （ 通常称为信息帧）的开始要加上同步字符，在 没有信息要传输时，要填上空字符，因为同步传输不允许有间隙。 采用异步通信时，两个字符之间的传输间隔是任意的，所以，每个字符的 前后都要用一些数位来作为分隔位。 比较起来，在传输率相同时，同步方式下的信息有效率要比异步方式下的 高， 困为同步方式下的非数据信息比 例较小。 但是从另一方面看， 同步方式下， 要求进行信息传输的双方必须用同 钟进行协调，正是这个时钟确定了同步 一时 串 行传输工程中 位的 每一 位置． 这样一来， 如采用同 步方式， 那么， 在传输数 据的同时，还必须传输时钟信号。而在异步方式下， 接收的时钟频率和发送的 时钟频率不必完全一样，而只要比 较接近，既不超过一定的范围就行了。 图２ ． ３是异步通信时的标准数据格式。从图中可以 看出，按标准的异步通 信数据格式， 一个字符 在传输时，除了 传输实际的 编码信息外， 还要传输几个外加数位。具体说，在一个字符开始前，输出线必须在逻辑上处于 “ ” １ 状态， 这称为标识态。 传输一开始， 输出线由标识态变为 “ ” ０ 状态， 从而作为起始位。起始位后面为５ 个信息位。 －８ 信息位由 低往高排列， 即第一位为字符的最低位， 在同一传输系统中，信息位的数目 是固定的。信息位后面为校验位，校验位可以按奇校验设置，也可以按偶检验设置，不过校验位也可以不设置。最后的位数为 “ ＂ 它作为停止位， １， 停止位可以为 １ ３ 位或者 ２ 如果传输完一 位、 ／ ２ 位。个字符以 后，立即传输下一个字符， 那么， 后一个字符的起始位便紧接着前一个字符的停止位了，否则，输出端又会进入标识态。１ ０的跳变作为新宇符的开始 ＿ 到最惬位最高位门一一一一一一一刁 １ —土 一＿」＿＿ ！ ＿Ｊ ｝ 口 砂 ＼厂 一奇岛校验位 ， ｆ 个停止位 、３ 戴２ ２图 ２ 标准的异步通信数据格式 ． ３尽 在不同 传输 统中 信息 数目 停 位的 可以 的 系 ， 位的 、 止 数目 不相同 校 管 ，验位的设置方法也可以不同，但是，对于同一传输系统，这些是固定的。本论文中要讲到的通用异步收发器 （ Ａ Ｔ 这样的可编程接口被用来进行通信时， ＵＲ） 可以通过对控制寄存器的编程来对这些参数进行设置。在异步通信时， 送端需要时 发 钟来决定每 １ 位对应的时间 长度， 接收端也 需要一个时钟来测定每 ｌ 位的时间 长度， 前一时钟叫发送时钟，后一个时钟叫 接收时钟。 这两种时钟频率可以是位传输率的１ 倍、 ２ ６ ３ 倍或者６ 倍。 ４ 这个倍数称为波特率因子，而位传输的速率称为波特率。 比如波特率因子为 １。 ６ 通信时， 接收端在检测到由高到低变化以后， 便开始计数，计数时钟就是接收时钟。当计到８ 个时钟以后，就对输入信号进行采 样，如仍为低电平， 确认这是起始位，而不是干扰信号。此后，接收端每隔 １ ６个时钟脉冲对输入线进行一次采样，直到各个信息位及停止位都输入以后．妥 样才停止。当下一次出现由 １ ０ ‘ 到 的跳变时，接收端重新开始采样。鉴于接收端是用上面的 采样方式来确定起始位和检测信息， 在异步 所以 通信时，发送端可以在字符之间插入不等长的时间间隔。接收端总是在每个字符的头部即起始位进行一次重新定位，因此， 保证每 次采样对应一个位数。只有当接收时钟和发送时钟的频率相差太大，从而引起在起始位之后刚采样几次就造成错位时，才出现采样造成的接收错误。如遇到 这种情况，那么，就会出现停止位 （ 规定停止位应为高电平）为低电平 （ 当然未必每个停止位都为低电平） ，于是，会引起信息帧格式错误。对于这类错误， 大多数串行接口都是有能力检测出来的。这就是说，大多数可编程串行接口可以检测三种错误：奇／ 偶校验错误、覆盖错误和信息帧格式错误。 一个部件如果能够将并行数据转变为串行数据，按图 ２ 所示的格式把数 ． ３ 据发送出去，或者反过来，能 够接收按图 ２ 所示格式的数据，再把它变为并 ． ３ 行数据，而且能够检测奇 ／ 偶校验错误、 覆盖错误和信息帧格式错误， 那么通常称这种部件为通用异步收发器 （Ａ Ｔ ｖｒｌ ｎ ｒ ｏｓ ｅ ｅ ａｄ Ｕ Ｒ Ｕ ｉ ｓ Ａｙｃ ｏ ｕ Ｒｃｖ ｎ ｎ ｅａ ｓ ｈ ｎ ｅ ｉｒ Ｔ ｎ ｉ ｒ。 ｒ ｓ ｔ ） 当前， ａｍ ｅ 许多电 子器件制造厂家推出了多 Ａ Ｔ 种Ｕ Ｒ， 并将它 们不断的完善和标准化。在有些情况下，Ｕ Ｒ Ａ Ｔ只是接口的一部分，这就是说有这样一种器件，其中既包含了 异步通信接口 部件，也含了同步通信接口 部件， 通过编 程它可以 工作在同步或异步的模式下。 本论文设计的通用异步收发器 （Ａ Ｔ Ｕ Ｒ ）即具备了普通的Ｕ Ｒ Ａ Ｔ的基本成 分和原理也有着 自己的特殊成分和优点。我们将在下一章进行介绍。 第三章 通用异步收发器的设计思想在前面的两章里我们讨论了采用硬件描述语言 设计电路的方法，同时也介 绍了通用异步收发器 （ Ａ Ｔ Ｕ Ｒ ）的基本电路结构和工作原理。在这一章将前面两章的内容具体化，首先介绍所要设计的通用异步收发器 （Ａ Ｔ Ｕ Ｒ ）的电路结 构和它与普通的、 基本的Ｕ Ｒ 相比的改进之处， ＡＴ 然后介绍采用硬件描述语言 来设计 Ｕ Ｒ Ａ Ｔ的具体步骤。３１ ． 普通型 ＵＲ ＡＴ电路的缺点在第二章里已 经介绍了一 种基本的 通用异步收发器（Ａ Ｔ正常工作所应 Ｕ Ｒ）具备的电路结构， 如图２ 所示， ． ２ 一个完整的Ｕ Ｒ 应包括输入缓冲寄存器 （ ＡＴ 数据输入寄存器） 、输出 保持寄存器 （ 数据输出寄存器） 、线性控制寄存器、线性 状态寄存器、外设控制寄存器、 外设状态寄存器、中断使能寄存器、中断控制 寄存器、 接收移位寄存器、发送移位寄存器和与这些寄存器相关的输入 ／ 输出 端口等。 这种简单的Ｕ Ｒ Ａ Ｔ结构 （ Ｎ Ｅ 如ＩＴ Ｌ的８５） ２１ 虽然可以实现从 Ｃ Ｕ到 Ｐ 外设的并行数据到串行数据的转换、 外设到 Ｃ Ｕ的串 Ｐ 行数据到并行数据的转换以及中断信号的产生等等，但它的效率却是极低的。为什么说这种 Ｕ Ｒ Ａ Ｔ电路的效率极低呢？什么是 Ｕ Ｒ Ａ Ｔ电路的工作效率呢？ 从基本Ｕ Ｒ 的电 Ａ Ｔ 路结构 看出由 可以 于输入缓冲寄存器和输出 保持寄存器都是一个只有 ８ 位的寄存器， 所以当输入缓冲寄存器接收了一个字节的数据后，如果没 有奇偶校验错误、 错误等， 帧格 那么它就会 标志输入缓冲寄 产生 存器已 “ 的中断信号。 满” 这个中断信号的 作用是通知ＣＵ输入缓冲寄存器的数据已 Ｐ “ 而且没有错误， 满” 这样Ｃ Ｕ就可以 Ｐ 读输入缓冲寄存器， 使输入缓冲寄存器重新回到没有接收数据的 “ 状态。输入缓冲寄存器为 “ 空” 空”就可以继续接 收来自 输入移位寄存器的一个字节的 数据。如果输入缓冲寄存器已 经装满了来 自 输入移位寄存器的数据， 但是没有中断信号以 至于 Ｃ Ｕ没有读取在输入缓冲 Ｐ 寄存器中的数据，同时 输入移位寄存器又向 输入缓冲寄 存器送入了 一个字节的数据， 由于之前送入的 数据还没有被Ｃ Ｕ读取， Ｐ 所以后一个数据就会覆盖前一 个数据， 这样就产生了 标志覆盖错误的中断。同理如果输出保持寄存器己 经向 发送移位寄存器发 一个字节的 送了 数据， 保持寄存器就会处于 “ 的 输出 空” 状态， 那么就会产生中断信号以 通知 Ｃ Ｕ向输出保持寄存器写入数据以使其重新 Ｐ 处于 “ 满”的状态。 如果输出保持寄存器为 “ 空”状态之后，没有中断信号产生以 Ｃ Ｕ向 使 Ｐ 输出保持寄存器写入新的数据， 那么当输出移位寄存器再次读输 出保持寄存器时就会产生Ｕ ｄｎ ｎ ｎｅｕ 的错误。可见在 Ｕ Ｒ Ａ Ｔ进行 Ｃ Ｕ与外设间 Ｐ 的数据传输时，如果接收时钟和发送时钟都正确设置了之后 （ 这样就大大减少 了奇偶检验错误和帧格错误） 那么标志输入缓冲寄存器 “ 和输出保持寄存 ， 满” 器“ 空”的中断非常重要，而且在基本的Ｕ Ｒ Ａ Ｔ电路中非常频繁。Ｕ Ｒ Ａ Ｔ电路 的效率可理解为在每次输出 保持寄存器“ 和输入缓冲寄存器 “ 时， Ｐ 空” 满” Ｃ Ｕ 所能向Ｕ Ｒ Ａ Ｔ中写入或读取的字节数。 于基本Ｕ Ｒ 路中的 由 Ａ Ｔ电 输入缓冲寄存 器和输出保持寄存器都是单字节的存储器，所以 就出现了频繁的输入缓冲寄存 器 “ 和输出 满” 保持寄 存器 ｔ 的中断， ’ 空” 而每次中 Ｐ 断Ｃ Ｕ都只能写或读一个 字节的数据，这势必会大大降低 Ｃ Ｕ的效率。因为Ｃ Ｕ的时钟频率与Ｕ Ｒ Ｐ Ｐ ＡＴ 的发送和接收时钟频率相比高出 几十倍， 所以Ｃ Ｕ完全可以 Ｐ 在很短的时间内 将 ＵＲ Ａ Ｔ在很多个接收周期内 接收到的数据读取；同理也可以在很短的时间内向Ｕ Ｒ 写入其需要在很多个发送周期才能发送完的数据，如果这样就减少了 ＡＴＣ Ｕ的被干扰次数即同时提高了Ｃ Ｕ和 Ｕ Ｒ Ｐ Ｐ Ａ Ｔ的效率。因为奇偶校验错误、 帧格错误等发生的几率很小， 所以对Ｕ Ｒ Ａ Ｔ的改进主要体现在增加它的存储容 量以减少它对 Ｃ Ｕ的输入和输出的中断请求上， Ｐ 进而提高Ｃ Ｕ和Ｕ Ｒ Ｐ Ａ Ｔ的效 率。本文所设计的Ｕ Ｒ Ａ Ｔ正是主要从这个角度出发的。３２ ． 改进型 ＵＲ 的 ＡＴ 原理‘ 〔 〔 ， ，， ，， ， ， ，，既然普通型Ｕ Ｒ Ａ Ｔ电路的瓶颈 （ｅ ｂｔ ） ｎｃ ｏｌ 是输入缓冲寄存器和输出保持 ｋ ｅ 寄存器的容量， 那么提高Ｕ Ｒ Ａ Ｔ电路的效率也主要从改变输入缓冲寄存器和输 出保持寄存器的电路结构出发的。而改进这两个寄存器的结构并不是输入缓冲 寄存器和输出保持寄存器的有效字节宽度 （ 字节宽 度为８ ， 位） 主要是增加了输 入缓冲寄存器和输出保持寄存器中的寄存器深度，也就是把原先的寄存器数目 由１ 个变为多个．那么由什么具体的结构去分别代替输入缓冲寄存器和输出保 持寄存器呢？电路经改变后的原理图如下： 图３１ ． 改进后的ＵＲ 的结构框图 ＡＴ从图中 看出改 可以 进后的ＵＲ 电 构中 ＡＴ 路结 用输入ＦＦ和输出ＦＦ 取代了 Ｉ Ｏ ＩＯ 原先的 输入缓冲寄存器和输出 保持寄 存器。Ｉ 是先入先出（ ｓ Ｉ Ｆｓ Ｏｔ ＦＦ Ｏ Ｆ ｔ ｉｔ ） ｉ ｎ ｕ 的简称，是一个深度为１ 的寄存器组加上时钟、 ／ ６ 读 写控制信号和ＦＦ 状态 工Ｏ 信号组 成的电 路结构， 在本文设 改进型ＵＲ 中ＦＦ 是提高ＵＲ 效率以 计的 ＡＴ 工 Ｏ ＡＴ 减少 ＣＵ中断的关键部件。下面是一个同步的 ＦＦ Ｐ ＩＯ系统框图： ｄ民ｋｄｍ 口田 ａ ｉ 二 ｎｅｄ ｒｅｅ ｅ ｒｓｔｎ Ｗ ｅ ｔ生ｔｏｔ二 ａｕ 见 口ｅｐ ｍｔ ｙ， ｆ 山图 ３２ ． 同步ＦＦ 的框图 ＩＯ从上面的 可以 框图 看出同 Ｉ 具有时钟端口 复位端口 读／ 控制端 步ＦＦ Ｏ 、 、 写 口、 数据输入与输出 和标志 ＦＦ 状态的ｅｐｙ ｆｌ 端口，同时 ＦＦ 端口 工 Ｏ ｍｔ， ｌ ｕ 在 ＩＯ 内 部还有一些重要的 成分， 它们是ＦＦ 的 工 存储体 （ Ｏ 即寄存器组） ＦＦ 计数器 、工 Ｏ （ ＦＦ 是 “ 还是 “ ， 标志 Ｉ Ｏ 满” 空” 用以 表示ＦＦ 使用了多少） 工Ｏ 、读指针和写指 针（ 用来指示读操作和写操作的位置） 有了以 。 上提到的这些寄存器再加上时 钟 与读／ 写控制信号，ＦＦ 就可以正常工作了。 工Ｏ ＦＦ 的工作原理如下：在 ＦＦ 刚加电的时候加入复位信号使ＦＦ 的计数 ＩＯ ＩＯ ＩＯ器、读指针寄存器和写指针寄存器清零，然后在时钟的作用下就可以 进行读写 操作了。需要说明的是必须先向ＦＦ ＩＯ中写入一些数据，然后才能进行读操作， 当然在写了一些字节的数据后也可以同时对 ＦＦ 进行读操作和写操作， 工Ｏ 并且两 者的操作速度可以不同。在时钟信号触发沿到来的时刻如果写信号有效，那么 首先检查 ＦＦ 的计数器， ＩＯ 如果 ＦＦ 的计数器已满， ＩＯ 则给出覆盖错误 （ｖｒｕ） Ｏｅｒｎ并且停止写操作， 这时没有数据被写入ＦＦ； ＩＯ 反之， 如果ＦＦ 的计数器未满， ＩＯ 那么数据线上的 数据将被写入写指针所指向的地址中， 同时ＦＦ 的计数器和写 工Ｏ 指针都会加 １ 如果写指针指向了最末位的地址， 。 那么将写指针指向ＦＦ 的首 ＩＯ 地址，如此循环下去直到计数器计满，就不再向ＦＦ 写入数据。当ＦＦ 的计 ＩＯ 工Ｏ 数器满的时候标志 ＦＦ 工Ｏ已满的 ｆｌ 会给出信号。在时钟信号触发沿到来的同 ｕｌ时如果 读信号 有效， 会检查 ＦＦ 的计数器，当计数器为。 则 工 Ｏ 的时候 （ Ｉ 即ＦＦ Ｏ中未写入任何数据或 ＦＦ ＩＯ写入的数据 己被全部读走 ） ，会产生已读空（ｎｅ ｕ） 错误， Ｕｄｒ ｎ 的 ｒ 同时没有数据进入数据线。 反之， 如果ＦＦ 中的 Ｉ Ｏ 计数器 未空， 那么由 读指针所指向的ＦＦ 中的 工Ｏ 数据将被送到数 据线上，同 Ｉ 的 时ＦＦ Ｏ 计数器会减 １ 而读指针会加 １ 如果读指针已 。 指向了ＦＦ 的最后地址， 工Ｏ 那么将读指 指向Ｆ Ｏ 首 址， 此循 针 Ｉ 的 地 如 环下去直 计 Ｆ 到 数器为 时 不再从Ｆ Ｏ 空的 候就 Ｉ Ｆ中 读取数据。 Ｉ 的 当ＦＦ 计数器空的时 标志ＦＦ 已 Ｏ 候， Ｉ 空的ｅｐｙ Ｏ ｍｔ 会给出 信号。 在己向ＦＦ 工Ｏ中写入了一些数据后可以同时对 ＦＦ 进行读操作和写操作，这时 工Ｏ如果读写时钟相同， ＴＯ的计数器不会发生变化， ＦＦ 只是读指针和写指针发生变化，也不会产生 Ｏｅｒｎ Ｕｄｒｕ 错误。 ｖｒｕ 和 ｎｅｒｎ３ 改进型 ＵＲ 的结构 ． ３ Ａ下结合图 ３ 介绍一下改进型 ＵＲ 主要输入／ １ ． ＡＴ 输出端口的功能和其内部寄存 器的选通地址及具体的作用， 这些端口功能和寄存器功能的代码描述在附录中。先介绍外部端口的作用，如下表：表３１ Ｔ ． Ｒ 各输入／ 端口 Ｕ Ａ 输出 描述 端 口名Ａ －Ａ Ｏ ２方功能描述向ＩＵＲ 中寄存器的 ＡＴ 选通地址。在从ＵＲ 的内 ＡＴ 部寄存器读 取数据或将数据写入内部的寄存器时，Ｏ ２ Ａ－Ａ 指向相应的寄存器。ＢＵＯＴ ＡＤＵ０波特率输出。 ＡＤＵ 是ＵＲ 的发送时钟， ＢＵＯＴ ＡＴ 这个时钟是主时钟被两个 ８ 位的分频锁存器所决定的整数分频而得到的。 当把 ＢＵＯＴ ＡＤＵ 接到ＲＬ 接收时钟） ＣＫ（ 端时， 这个 时钟也作为接收数据所使用的时钟了。Ｄ －Ｄ Ｏ ７Ｉ０ 数据总线。 Ｏ ７ ３ ／ Ｄ－Ｄ 是 态的数据总线， 数据、 控制和状态信息 通过这个双向的通道在 ＣＵ ＵＲ 之间传 可以 Ｐ 和 ＡＴ递。ＸＡ ＩＸＡ ２ Ｉ０ 外部时钟。ＴＬ 和 ＸＡ２向ＵＲ 提供正常工作的主时 Ｔ Ｌ／Ｔ Ｌ ／ ＸＡ Ｉ ＴＬ ＡＴ钟。Ｍ Ｒ Ｉ复位端。当 有效时， Ｒ Ｍ 清零 ＵＲ 中大多数寄存器并将 ＡＴ各种输出信号设置为相应的状态。ＳＮ Ｉ ＳＵ ＯＴＩ串行输入端。ＳＮ Ｉ 是从外设来的串行数据输入端。 串行输出端。ＳＵ ＯＴ是串行数据向 外设的输出端。当 Ｍ Ｒ０ＤＲ Ｔ０有效时，ＳＵ 被置为 １ ＯＴ ． 数据终端准备好信号。 ＡＴ 由ＵＲ 送往外设， Ｐ 通过编程 ＣＵ 命令可以 ＤＲ 使 Ｔ 有效， 从而通知外部设备ＣＵ Ｐ 当前已经 准备就绪。ＤＲ ＳＩ数据设备准备好信号。 外设送往 ＵＲ， ＡＴ 当有效时用来表 示当前设备已 经准备好。当信号有效时会在 ＵＲ ＡＴ的状 态寄存器第 ３ 位上反映出来，所以，ＣＵ Ｐ 通过对状态寄 存器的读取操作，便可实现对 ＤＲ Ｓ 信号的检测。 请求发送信号。ＵＲ 送往外设的，ＣＵ ＡＴ Ｐ 通过编程命令可ＲＳ Ｔ０以使ＲＳ Ｔ 有效，己 表示ＣＵ 经准备好发送。 Ｐ己ＣＳ Ｔ Ｉ清除请求发送信号。 有外设送往ＵＲ， ＲＳ ＡＴ是对 Ｔ 的响应， 当有效时 ＵＲ ＡＴ才能执行发送操作。当信号有效时会在ＵＲ 的状态寄存器第 ２ ＡＴ 位上反映出来，所以， Ｐ 通过 ＣＵＩＩＰ Ｎ ＲＴ０对状态寄存器的读取操作， 便可实现对ＤＲ Ｓ 信号的检测 中断信号。当有效时，工ＩＴ ＮＰ 通知 ＣＵ Ｐ 有中断需要被执 行。 有四种条件可以引起中断， 它们是： 接收数据错误、 接收数据已经准备好、输出 ＦＦ 工Ｏ空和外设送来的中断信号。Ｘ 其中工 代表输入，０ 代表输出。下面是ＵＲ ＡＴ中可访问寄存器的地址和作用，寄存器地址如下表：表 ３２ Ｒ 中各寄存器地址 ． ＡＴ ＵＤＡ Ａ ＬＢ ２ ０ ０ ｘ ｘＸＡ １ ０Ａ Ｏ ０ １ ０ ０ １ ０ １０ ０可寻址的寄存器 输入缓冲寄存器 （ 只读）／ 输出保持寄存器 （ 只写） 中断使能寄存器０１ １ １ ００ １００ ０１中断标识寄存器 （ 只读） ＦＦ 控制寄存器 （ ＩＯ 只写）线性控制寄存器 外设控制寄存器 线性状态寄存器 外设状态寄存器 低８ 位分频锁存器ＸＸ１ １ ０Ｘ １０００ １｝ ０｝ ０｝ １高８ 位分频锁存器Ｘ 其 中的 ＤＡ ＬＢ是线性控制寄存器的第 ７ 位需要注意的是，现在的输入缓冲寄存器和输出保持寄存器应该分别是输入 ＦＦ ＩＯ中读指针所指向的寄存器和输出 ＦＦ ＩＯ中写指针所指向的寄存器。从上面 的寄存器地址列表中可以看到其中有些寄存器地址相同但是它们可以由其他的 一些信号配合地址信号来分别寻址，如输入缓冲寄存器、输出保持寄存器和低 ８位的分频锁存器地址相同，但输入缓冲寄存器与输出保持寄存器可以通过 ＤＡ 与低 ８ ＬＢ 位分频锁存器来区分地址。 ＬＢ 时可访问低８ 当ＤＡ＝１ 位的时钟分频锁存器， ＬＢ 时可访问 当ＤＡ 为０ 输入缓冲寄 存器或输出 保持寄存器， 同是由于输 入缓冲寄存器为只读而输出 保持寄 存器为只写，所以当ＤＡ＝ 时两者可以 ＬＢ Ｏ 用 读／ 写信号来分别寻址。 中断标识寄存器和ＦＦ 控制寄存器地址相同， Ｉ Ｏ 但中断 标识寄存器为只读而ＦＦ 控制寄存器为只写， ＩＯ 所以二者可以由 读／ 写信号来分别寻址。下面介绍几个主要寄存器的具体作用，输出保持寄存器和输入缓冲寄存器 的作用前面已经介绍过了， 分别是接收ＣＵ Ｐ 送来的ＵＲ 准备发送的数据和发送 ＡＴ由ＵＲ 接收来的数据。 ＡＴ中断使能寄存器 仃Ｅ） Ｒ 共有四位，其作用是允许或屏蔽某种类型的中断。 而且也可以控制整个中断系统， ＩＲ ｉＯ ｉ３ 当 Ｅ 的Ｂｔ－Ｂｔ 全部清零时， 整个中断系统都被屏蔽了，也就不会再有中断信号产生。其中每一位的作用如下： Ｂｔ：当被置 １ ｉＯ 时，允许输入 ＦＦ 中断或Ｔｍｏｔ ＩＯ ｉｅｕ 中断。 Ｂｔ：当被置 １ ｉｌ 时，允许输出ＦＦ 中断。 Ｉ Ｏ Ｂｔ：当 ｉ２ 被置１ 允许接收数据格式错误中断。 时， Ｂｔ：当被置 １ ｉ３ 时，允许外设输入的中断。 中断标识寄存器 （工） ＩＲ 共有四 其作用是标识中断已 位， 经产生和中断的类型。Ｂｔ：当没有中断时Ｂｔ 被置 １ ｉＯ ｉＯ ，当有中断产生时Ｂｔ 被清 Ｏ ｉＯ ａＢｔ－ ｉ 定义中 优先级，也就是当 类型的中断同时 ： ｉｌ Ｂｔ ３ 断的 不同 发生时，那种中断先被执行。ＵＲ 的中断优先级别分为四种： ＡＴ 优先级 １ ：接收数据格式错误中断。 优先级 ：输入 ＦＦ ２ 工Ｏ中断或 ｔｍｏｔ中断。 ｉｅｕ优先级 ：输出ＦＦ 中断。 ３ 工Ｏ优先级 ：外设输入中断。 ４Ｂｔ－Ｂｔ 对中断的 ｉｌ ｉ ３ 优先级别划分如下表：表 ３３ Ｒ 中中断的优先级别 ． ＡＴ Ｕ中断使能寄存器Ｂｔ Ｂｔ Ｂｔ Ｂｔ ｉ ３ ｉ ２ ｉ ｌ ｉＯ０优 先 中断类型 级无１ １ ０中断来源 无中断清除方式 无０１０１无０接收数据格 覆 盖错误 、 读线性状态 式错误 奇偶检验错 寄存器误 、帧格 错误０１００２输入 ＦＦ ＩＯ输入 ＦＦ 工Ｏ中 读输入 ＦＦ 工Ｏ 的字节数 目 己达到 ＦＦ 工Ｏ控制寄存器 中设定 的触 发条件１ １ ０ ０ ２Ｔｍｏｔ ｉｅｕ在 ４个接收 读输入 ＦＦ ＩＯ 周期内 ＦＦ ＩＯ 中没有字符 被读写，但在 ＦＦ 中至 ＩＯ少还有 １个 字符００１０３输出ＦＦ ＩＯ输出ＦＦ 空 读中断使能 ＩＯ 寄存器或写输出 ＦＦ ＩＯＤＲ ＣＳ Ｓ ， Ｔ００００４外设输入读外设状态 ｝ ｝ ！ ！｝｝｝存 寄器ＦＦ 控制寄存器 （Ｃ）共有两位，它与 ＩＲ 工Ｏ ＦＲ Ｉ 有相同的地址，但 ＦＲ Ｃ是 只写的，这两位用来设置输入 ＦＦ 的中断触发条件 （ 工Ｏ 即在输入 ＦＦ 中的字 工Ｏ 节达到一定数 目后，产生中断通知 ＣＵ Ｐ 来读取数据） ，具体设置如下表：表 ３４输入 ＦＦ ． ＩＯ的中断触发条件Ｂｔ ｉｌ Ｂｔ ｉＯ ０１输入 ＦＦ ＩＯ中断触发条件（ 字节）０ １ ０ ４００ １ １００ ８ １ ４１线性控制寄存器（ Ｒ共有 ７ 编程者通过它来控制数据传输的格式。 Ｌ） Ｃ 位， Ｂｔ－Ｂｔ：指定在串 ｉｌ ｉＯ 行发送或接收中每个字符所包含的位数 （ 特征字 即 符的长度） 。具体设置如下表：表 ３５串行字符的字节长度 Ｂｔ Ｂ ｔ ｉｌ ｉＯ字 符 长 度（ｉ） Ｂｔ０ ０ １１０ ｌ ０ １５ 位 ６ 位 ７ 位 ８ 位Ｂｔ：定义在发送的字符中有 １ ｉｅ 个、３ ２ ／ 个或 ２ 个定停止位。当Ｂｔ 被 ｉ２清０ 则有一个停止位； ｉ 被置１ 停止位的 依靠Ｂｔ和Ｂｔ 所 ， 当Ｂｔ ｚ 时， 数目 ｉｌ ｉ Ｏ确定的字长来决定。而在接收串行数据时，无论停止位的数目是多少，仅接收 第一个停止位。停止位数目 与字长的关系如下表：表３６串行字符中停止位的数目 ，Ｂｔ ｉｚ由Ｂｔ和Ｂｔ 所确定的 停止位数 目 ｉｌ ｉＯ 字长度 任何字长１０ １１５ 位 ６ 位 ７ 位 ８ 位１ 、３ ２ ／２ ２ ２１ １Ｂｔ： ｉ 奇偶检验使能位。 ｉ３ ３ 当Ｂｔ 被置 １ 在串行数据传送过程中在最后 时， 一位与停止位之间插入校验位； 在串行数据接收过程中， ｉ３ Ｂ七 被置 １ 则奇偶校 验被执行。当Ｂｔ 被清 ０ ｉ３ 没有奇偶检验产生或被检查。 Ｂ Ａ：校验类型选择位。当校验功能有效时，如果 Ｂｔ ｉ４被置 １ ，则偶校验 类型被选择 （ 在传输的数据和校验位中共有偶数个 １；当校验功能有效时，如 ）果Ｂｔ 被清。则奇校 ｉ ４ ， 验类型 被选择（ 在传输的 数据和校验位中 共有奇数个 １０ ） Ｂｔ： ｉ 校验绑定 当Ｂｔ， ４ ｉ 被置 １ 校验位被设为０ ５ 位。 ｉ Ｂｔ 和Ｂｔ ３ ｉ ５ 时， 来发送和接收检查；当Ｂｔ 和 Ｂｔ 被置 １ ｉ３ ｉ５ 并且 Ｂｔ 被清 ０ 校验位被设为 １ ｉ４ 时， 来发送和接收检查。当Ｂｔ 被清 ０ ｉ５ 时，无校验绑定。 Ｂｔ：分频锁存器寻址使能位。当访问产生时钟分频的锁存器时，Ｂｔ 必 ｉ６ ｉ６须被置 １ ：而在访问 输入 ＦＦ，输出ＦＦ 和中断使能寄存器时， ｉ 必须被 Ｉ Ｏ 工Ｏ Ｂｔ ６清０ ．外设控制寄存器（ Ｒ共有 ３ Ｍ） Ｃ 位，其作用是提供控制外部设备的接口。Ｂｔ：控制ＤＲ ｔ ｔｒｉ ｒａｙ 输出端，当Ｂｔ 被置 １ Ｔ （ａａ ｍｎｌ ｄ） ｉＯ ｄ ｅ ａ ｅ ｉＯ 时，ＤＲ Ｔ 有效；当Ｂｔ 被清０ ＤＲ ｉＯ 时， Ｔ 无效。Ｂｔ： 制ＲＳ ｕ ｔ ｅ ） 端， ｉｌ Ｔ （ ｑ ｓｔ ｓ ｄ 输出 当Ｂｔ被置１ Ｒ 有效； ｉｌ 控 ｒ ｅ ｏ ｅ ｎ 时， Ｔ Ｓ当Ｂｔ 被清０ ｉｌ 时，ＲＳ Ｔ 无效． Ｂｔ：提供给 ＵＲ 一个反馈测试的功能。当Ｂｔ 被置 １ ｉ２ ＡＴ ｉ３ 时，下列过程发生：ＳＵ 输出端被一直置为 １ ＯＴ ；ＳＮ Ｉ 输入端被断开； 发送移位寄存器的输出被接到接收移位寄存器的输入； 外设控制端输入端ＣＳ ＤＲ Ｔ， 被断开； Ｓ Ｂｔ－Ｂｔ 依次被接到外设控制输入端 ＣＳ ＤＲ ｌ ｉＯ ｉ Ｔ， ． Ｓ在这种反馈测试模式中发送的串行数据迅速被接收到，这允许处理器去检 验接收和发送数据的路径。接收和发送过程的中断也是完全可操作的， 外设控制的中断也是可操作的，只不过这时的外设中断来源是 ＭＲ Ｃ 的前两位。所有的 中断还是全被中断使能寄存器 （Ｅ ）控制。 ＩＲ 线性状态寄存器 （Ｓ） 位， ＬＲ 共６ 主要功能是向ＣＵ Ｐ 提供数据传输中的状态信』 ９．Ｂｔ：出示输入 ＦＦ 数据准备好。当输入 ＦＦ 已 ｉｏ 工Ｏ 工Ｏ 经接收到了一个完整的字符时， ｉＯ Ｂｔ 被置 １ 当输入ＦＦ 中所有的数据都被读取了之后， ｉＯ ； 工Ｏ Ｂｔ 被清 Ｏ ｅ Ｂｔ：出示发生覆盖错误。 ｉｌ 当输入 ＦＦ 经满， ＩＯ己 而接收移位寄存器又接收了一个完整的字符时， ｉｌ Ｂｔ 被置 １ ，出示发生了
