用CLOCK BUFFER达到时钟同步
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用CLOCK BUFFER达到时钟同步
CLOCK &BUFFER芯片（PI49FC3803、PI49FC3804、ICS8304）在网络通讯领域，ATM交换机、核心路由器、千兆以太网以及各种网关设备中，系统数据速率、时钟速率不断提高，相应处理器的工作频率也越来越高;数据、语音、图像的传输速度已经远远高于500Mbps，数百兆乃至数吉的背板也越来越普遍。数字系统速度的提高意味着信号的升降时间尽可能短，由数字信号频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出。当信号的互连延迟大于边沿信号翻转时间的20%时，板上的信号导线就会呈现出传输线效应，这样的设计就成为高速设计。高速问题的出现给硬件设计带来了更大的挑战，有许多从逻辑角度看来正确的设计，如果在实际PCB设计中处理不当就会导致整个设计失败，这种情形在日益追求高速的网络通信领域更加明显。专家预测，在未来的硬件电路设计开销方面，逻辑功能设计的开销将大为缩减，而与高速设计相关的开销将占总开销的80%甚至更多。高速问题已成为系统设计能否成功的重要因素之一。　　因高速问题产生的信号过冲、下冲、反射、振铃、串扰等将严重影响系统的正常时序，系统时序余量的减少迫使人们关注影响数字波形时序和质量的各种现象。由于速度的提高使时序变得苛刻时，无论事先对系统原理理解得多么透彻，任何忽略和简化都可能给系统带来严重的后果。在高速设计中，时序问题的影响更为关键，本文将专门讨论高速设计中的时序分析及其仿真策略。　　1 公共时钟同步的时序分析及仿真　　在高速数字电路中，数据的传输一般都通过时钟对数据信号进行有序的收发控制。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱。在低速系统中，互连延迟和振铃等现象都可忽略不计，因为在这种低速系统中信号有足够的时间达到稳定状态。但在高速系统中，边沿速率加快、系统时钟速率上升，信号在器件之间的传输时间以及同步准备时间都缩短，传输线上的等效电容、电感也会对信号的数字转换产生延迟和畸变，再加上信号延时不匹配等因素，都会影响芯片的建立和保持时间，导致芯片无法正确收发数据、系统无法正常工作。　　所谓公共时钟同步，是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器（CLOCK BUFFER）发出同相时钟的作用下，完成数据的发送和接收。图1所示为一个典型的公共时钟同步数据收发工作示意图。图1中，晶振CRYSTAL产生输出信号CLK_IN到达时钟分配器CLOCK BUFFER，经CLOCK BUFFER分配缓冲后发出两路同相时钟，一路是CLKB，用于DRIVER的数据输出;另一路是CLKA，用于采样锁存由DRIVER发往RECEIVER的数据。时钟CLKB经Tflt_CLKB一段飞行时间（FLIGHT TIME）后到达DRIVER，DRIVER内部数据由CLKB锁存经过TCO_DATA时间后出现在DRIVER的输出端口上，输出的数据然后再经过一段飞行时间Tflt_DATA到达RECEIVER的输入端口;在RECEIVER的输入端口上，利用CLOCK BUFFER产生的另一个时钟CLKA（经过的延时就是CLKA时钟飞行时间，即Tflt_CLKA）采样锁存这批来自DRIVER的数据，从而完成COMMON CLOCK一个时钟周期的数据传送过程。　　　　以上过程表明，到达RECEIVER的数据是利用时钟下一个周期的上升沿采样的，据此可得到数据传送所应满足的两个必要条件：①RECEIVER输入端的数据一般都有所要求的建立时间Tsetup，它表示数据有效必须先于时钟有效的最小时间值，数据信号到达输入端的时间应该足够早于时钟信号，由此可得出建立时间所满足的不等式;②为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间，CLKA的延时必须小于数据的无效时间（INVALID），由此可得出保持时间所满足的不等式。　　1.1 数据建立时间的时序分析　　由第一个条件可知，数据信号必须先于时钟CLKA到达接收端，才能正确地锁存数据。在公共时钟总线中，第一个时钟周期的作用是将数据锁存到DRIVER的输出端，第二个时钟周期则将数据锁存到RECEIVER的内部，这意味着数据信号到达RECEIVER输入端的时间应该足够早于时钟信号CLKA。为了满足这一条件，必须确定时钟和数据信号到达RECEIVER的延时并保证满足接收端建立时间的要求，任何比需要的建立时间多出来的时间量即为建立时间时序余量Tmargin。在图1的时序图中，所有箭头线路表示数据信号和时钟信号在芯片内部或传输线上产生的延时，在下面的箭头线路表示从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时，在上面的箭头线路表示接收时钟CLKA的总延时。从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时为：　　TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA　　接收时钟CLKA下一个周期的总延时为：　　TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA　　要满足数据的建立时间则必须有：　　TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin》0　　展开并考虑时钟的抖动Tjitter等因素整理后得到：　　TCYCLE+（TCO_CLKA_MIN-TCO_CLKB_MAX）+ （Tflt_CLKA_MIN-Tflt_CLKB_MAX）-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin》0 （1）　　式（1）中TCYCLE为时钟的一个时钟周期;第一个括号内是时钟芯片CLOCK BUFFER输出时钟CLKA、CLKB之间的最大相位差，即手册上称的OUTPUT-第二个括号内则是CLOCK BUFFER芯片输出的两个时钟CLKA、CLKB分别到达RECEIVER和DRIVER的最大延时差。式（1）中TCO_DATA是指在一定的测试负载和测试条件下，从时钟触发开始到数据出现在输出端口并到达测试电压Vmeas（或VREF）阈值的时间间隔，TCO_DATA的大小与芯片内部逻辑延时、缓冲器OUTPUT BUFFER特性、输出负载情况都有直接关系，TCO可在芯片数据手册中查得。　　由公式（1）可知，可调部分实际只有两项：Tflt_CLKB_MIN-Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX。单从满足建立时间而言，Tflt_CLKA_MIN应尽可能大，而Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX则要尽可能小。实质上，就是要求接收时钟来得晚一点，数据来得早一点。　　1.2 数据保持时间的时序分析　　为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间。在公共时钟总线中，接收端缓冲器利用第二个时钟边沿锁存数据，同时在驱动端把下一个数据锁存到数据发送端。因此为了满足接收端保持时间，必须保证有效数据在下一个数据信号到达之前锁存到接收端触发器中，这就要求接收时钟CLKA的延时要小于接收数据信号的延时。　　TCLKA_DELAY=TCO_CLKA+Tflt_CLKA　　而数据延时：　　TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY　　若要满足数据的保持时间，则必须有：　　TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin》0　　展开、整理并考虑时钟抖动Tjitter等因素，可得如下关系：　　（TCO_CLKB_MIN-TCO_CLKA_MAX）+（Tflt_CLKB_MIN-Tflt_CLKA_MAX）+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter》0 （2）　　式（2）中，第一个括号内仍然是时钟芯片CLOCK BUFFER输出时钟之间的最大相位差;第二个括号内继续可以理解为时钟芯片输出的两个时钟CLKA、CLKB分别到达RECEIVER和DRIVER的最大延时差;要满足数据的保持时间，实际可调整的部分也只有两项，即Tflt_CLKB_MIN-Tflt_CLKA_MAX和Tflt_DATA_SWITCH_DELAY_MIN。单从满足保持时间的角度而言，Tflt_CLKB_MIN和Tflt_DATA_SWITCH_DELAY_MIN应尽可能大，而Tflt_CLKA_MAX则要尽可能小。也就是说，若欲满足保持时间，就要使接收时钟早点来，而数据则要晚点无效（invalid）。　　为了正确无误地接收数据，必须综合考虑数据的建立时间和保持时间，即同时满足（1）式和（2）式。分析这两个不等式可以看出，调整的途径只有三个：发送时钟延时、接收时钟延时和数据的延时。调整方案可这样进行：首先假定发送时钟延时严格等于接收时钟延时，即?Tflt_CLKA_MIN-Tflt_CLKB_MAX　=0和?Tflt_CLKB_MIN-Tflt_CLKA_MAX　=0（后文将对这两个等式的假设产生的时序偏差进行考虑），然后通过仿真可以得出数据的延时范围，如果数据延时无解则返回上述两个等式，调整发送时钟延时或接收时钟延时。下面是宽带网交换机中GLINK总线公共时钟同步数据收发的例子：首先假定发送时钟延时严格等于接收时钟延时，然后确定数据的延时范围，代入各参数，（1）和（2）式分别变为：　　1.5-Tflt_DATA_SETTLE_DELAY_MAX-Tmargin》0　　0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin》0　　在不等式提示下，结合PCB布局实际，确定Tflt_DATA_SETTLE_DELAY_MAX《1.1;tflt_data_switch_delay_min》-0.1，剩下0.4ns的余量分配给了两个时钟的时差和Tmargin。在SPECCTRAQUEST中提取拓扑并进行信号完整性仿真，进而确定各段线长及拓扑结构。对此结构（共12种组合）进行全扫描仿真，得到?Tflt_DATA_SETTLE_DELAY_MAX=1.0825? Tflt_DATA_SWITCH_DELAY_MIN =-0.0835004，符合确定的1.1和-0.1的范围指标。由此可以得出GLINK总线数据线的约束规则：①匹配电阻到发送端的延时不应大于0.1②数据线必须以0.1ns进行匹配，即每个数据线都必须在0.65ns～0.75ns之间。有了上述的约束规则就可以指导布线了。　　下面再考虑硬性规定 Tflt_CLKA_MIN-Tflt_CLKB_MAX=0和Tflt_CLKB_MIN-Tflt_CLKA_MAX=0带来的影响。事先约束发送时钟和接收时钟完全等长（在实际操作中以0.02ns进行匹配）?在CADENCE环境下，进行时钟仿真，得到结果：|Tflt_CLKA_MIN-Tflt_CLKB_MAX|《0.2和|tflt_clkb_min-tflt_clka_max|《0.2。可见留给tmargin的余量为0.2ns。　　最终的仿真结果是：① 匹配电阻到发送端的延时不应大于0.1②数据线以0.1ns进行匹配，即每个数据线都必须在0.65ns～0.75ns之间;③发送时钟和接收时钟以0.02ns匹配等长;④Tmargin=0.2ns。有了上述拓扑结构样板和约束规则就可以将SPECCTRAQUEST或ALLEGRO导入到CONSTRAINS MANAGER中。当这些设计约束规则设置好后，就可以利用自动布线器进行规则驱动自动布线或人工调线。　　2 源同步时序关系及仿真实例　　　　所谓源同步就是指时钟选通信号CLK由驱动芯片伴随发送数据一起发送，它并不象公共时钟同步那样采用独立的时钟源。在源同步数据收发中，数据首先发向接收端，经稍短时间选通时钟再发向接收端用于采样锁存这批数据。其示意图如图2所示。源同步的时序分析较公共时钟同步较为简单，分析方法很类似，下面直接给出分析公式：　　建立时间：Tvb_min+（Tflt_clk_min-Tflt_data_settle_delay_max）-Tsetup-Tmargin》0　　保持时间：Tva_min+（Tflt_data_switch_delay min-Tflt_clk _max）-Thold-Tmargin》0　　其中，Tvb为驱动端的建立时间，表示驱动端数据在时钟有效前多少时间有效;Tva为发送端的保持时间，表示驱动端数据在时钟有效后保持有效的时间;其他参量含义同前。下面以通信电路中很常见的TBI接口为例介绍源同步时序分析及仿真过程。TBI接口主要包括发送时钟和10bit的发送数据、两个接收时钟和10bit接收数据。RBC0、RBC1为两个接收时钟，在千兆以太网中，这两个时钟频率为62.5MHz，相差为180°，两个时钟的上升沿轮流用于锁存数据。根据数据手册的时序参数，代入上式可得：　　2.5+?Tflt_clk _min-Tflt_data__settle_delay_max　-1-Tmargin》0　　1.5+?Tflt_data__switch_delay min-Tflt_clk _max　-0.5-Tmargin》0　　仿照前述分析方法：假设时钟、数据信号线的飞行时间严格相等，即时钟和数据完全匹配，然后分析它们不匹配带来的影响。上式变为?　　1.5-Tmargin》0　　1-Tmargin》0　　可见，无论是建立时间还是保持时间都有很大的余量。经过仿真，发现数据和时钟完全匹配等长（以0.02ns匹配为例），仍有0.3ns的差别，即　　Tflt_clk_min-Tflt_data_settle_delay_max《0.3　　Tflt_data_switch_delay min-Tflt_clk_max《0.3　　取Tmargin=0.5ns得到时钟和数据的匹配为0.2ns，即数据和时钟的长度匹配不应超过0.2ns。　　　　在实际仿真中首先就时钟和数据的信号完整性进行分析仿真，通过适当的端接匹配得到较好的接收波形。图3是一组无源端匹配和有源端匹配时钟线的不同仿真波形比较，从中可以看出首先进行信号完整性仿真的必要性。　　在公共时钟同步中，数据的发送和接收必须在一个时钟周期内完成。同时器件的延时和PCB走线的延迟也限制了公共时钟总线的最高理论工作频率。故公共时钟同步一般用于低于200MHz～300MHz的传输速率，高于这个速率的传输，一般应引入源同步技术。源同步技术工作在相对的时钟系统下，采用数据和时钟并行传输，传输速率主要由数据和时钟信号间的时差决定，这样可以使系统达到更高的传输速率。笔者通过对宽带以太网交换机主机和子卡板进行信号完整性分析、时序分析及其仿真，大大缩短了产品的设计周期，通过分析仿真有效地解决了高速设计中出现的信号完整性、时序等方面的问题，充分保证了设计的质量和设计速度，真正做到了PCB板的一次通过。主板和子卡板目前已经通过调试，并顺利转产。
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内部局域网电脑如何同指定电脑时间同步？
内部局域网没有接入互联网，如何将局域网内的所有电脑全部同指定计算机时间同步？不要讲自动与Internet上服务器时间同步的方法。不能联网。只是局域网。
我有更好的答案
使局域网中的电脑时间同步方法如下：如果使用的是winNT/2000/xp，设置一台计算机为时间服务器， 在控制面板中的服务中可以启动或停止。　　其他的计算机使用Net time 命令来进行时间同步。可以做到秒级的时间同步。　　NET TIME 　　　　作 用：使计算机的时钟与另一台计算机或域的时间同步。 　　　　命令格式：net time [\\computername | /domain[:name]] [/set] 　　　　参数介绍： 　　　　　　(1)\\computername要检查或同步的服务器名。 　　　　　　(2)/domain[:name]指定要与其时间同步的域。 　　　　　　(3)/set使本计算机时钟与指定计算机或域的时钟同步。 　　　　当然也可以在作为时间服务器的机器上安装GPS。来保证服务器的时间准确。时间服务器也可以选择专业的时间服务器。
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来自团队：
运行组策略看看（gpedit.msc），计算机配置-管理模板-系统-Windows时间服务
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点击右下角时间弹出时间框点击更改日期和时间设置进入时间设置对话框点击Internet时间选项卡，然后点击更改设置按钮进入更改设置对话框在输入框中输入要同步到机器的Ip地址点击立即更新，点击确定就可以了
做域控啊，所有机器时间会和域控主机时间一直
具体怎么设置？
保持时钟同步，是一个网络稳定、可靠运行的前提，比如SDH(同步数字体系)网络中必须要精确的做到时钟同步，才有可能保证网间数据的准确传输，但是这些运行在网络底层的规范对一般用户来说太遥远了，对于局域网用户来说，最常用的时间同步操作就是“自动与Internet时间服务器同步”那么我们在局域网中设置时间同步有什么意义呢?又是如何实现的呢?内外网中时间服务器的设置又有何区别?下面我们结合实际局域网中设置实例来详细说明一下。　　一、局域网内由于时间不同步造成的问题　　作为网络管理员，既要保证网络设备的稳定运行，又要及时处理网络中随时出现的故障，而如果无法实现时间同步，就会增加处理故障的难度，比如：　　(一)有时候需要设置CISCO交换机设备定时重启，但每次执行该操作前都要先对时，这样才能保证执行reload命令时的准确性，更要命的是重启后以后，交换机的时间又变回默认的1994年了。　　(二)局域内有几十台交换机，虽然大多可以实现远程网管，但由于时间不一致，造成无法准备网络故障发生的确切时间。　　(三)最近单位实现指纹机考勤了，同事们也习惯于看电脑上的时间去按指纹，但微机上的时间老不准，结果往往赞成不是去早了就是去晚了，还有在进行文件传输时，不准确的时间信息也影响了检索结果，甚至会引起不必要的误会。　　那么如何在局域网内实现时间同步呢?　　二、时间同步的方法　　(一)外网(办公局域网)时间同步的方法　　外网，也就是办公局域网，这个局域网的网络设备都可以接入互联网，一个简化的网络拓扑外网使用了一台CISCO3550交换机作为核心交换机，下面级联了若干台CISCO的29系列交换机，局域网内还有多台微机。　　在这种网络模式中，我们不能保证每台网络设备都可以快速的与互联网上时间服务器进行时间同步(比如由于网速或是时间服务器本身的问题)，能够保证的是局域网内有一个比较稳定可靠的网络质量，这样的话，我们就选定了CISCO3550作为局域网内的时间服务器，CISCO3550交换机肩负着两个作用，一、它要与互联网上的时间服务器进行同步(保证自身时钟准确)，二、它要将时钟信息在局域内广播出去，从而使得局域网内的网络设备(交换机、PC机)都可以与它进行时钟同步，从而保证全网内的时钟同步，下面我分别说明一下实现步骤。　　1、设置CISCO3550交换机与互联网上的时间服务器进行同步　　3550#conf t　　Enter configuration commands, one per line. End with CNTL/Z.　　3550(config)#ntp peer 210.72.145.44 (peer的含义为本设备既可以接受时钟同步,也可以给远端设备提供时钟,双向 210.72.145.44是中科院国家授时中心的IP地址 )　　clock timezone gmt 8 (即设置为北京时区)　　是的，只需在CISCO3550交换机中敲这么简单的两条命令，过一段时间(前提是CISCO3550交换机可以访问互联网)，就可以实现与与互联网上的时间服务器同步了，用直观的感受可以用show clock命令看出来，如下所示：　　3550#show clock　　22:18:45.667 gmt Sat May 23 2009　　也就是说明本机的时间已经与互联网上的时间服务器同步了。　　小提示　　为了更好的理解以上的两步设置，还是有一些知识是需要了解的　　(1) 如何得到互联网上的时间服务器的地址　　很多方法可以得到，一是XP自身就带了两个时间服务器：time.windows.com和time.nist.gov，我们只需要DOS模式下执行一下ping操作，就可以得到它们对应的IP地址，分别为207.46.232.182和192.43.244.18，二是中科院有一个标准的授时服务器，地址为210.72.145.44，三可以从网上查，可以得到更为丰富的信息，比如我们访问这个的网站，就可以找到一堆时间服务器的地址，如表1所示：　　Area:HostName:　　Worldwidepool.ntp.org　　Asiaasia.pool.ntp.org　　Europeeurope.pool.ntp.org　　North Americanorth-america.pool.ntp.org　　Oceaniaoceania.pool.ntp.org　　South Americasouth-america.pool.ntp.org　　表1 互联网上的时间服务器列表　　这些服务器都是可用的，而且对其进行连接速度也很快，其中重点推荐pool.ntp.org，正象它的网址名字所表达的，这实际是一个地址池，里面根据实际情况来实时调整可用的服务器地址。　　2) 在交换机上如何直接写域名　　在交换机上可以直接写时间服务器的域名，前提是已经在交换机上设置了DNS服务器，如下所示：　　ip name-server 218.56.57.58　　ip name-server 219.146.0.130　　在交换机上设置了DNS服务器信息以后，我们再在交换机上执行ping网址的操作，就会看到交换机自动在执行域名到IP地址的转换，如下所示：　　3550#ping pool.ntp.org　　Translating &pool.ntp.org&...domain server (218.56.57.58) [OK]　　Type escape sequence to abort.　　Sending 5, 100-byte ICMP Echos to 61.129.66.79, timeout is 2 seconds:　　!!!!!　　Success rate is 100 percent (5/5), round-trip min/avg/max = 144/145/148 ms　　这时已经看到交换机具备了域名至IP自动转换的能力，我们也就可以直接写时间服务器的域名了，如下所示：　　3550(config)#ntp peer pool.ntp.org　　(3) 如何查看NTP的信息　　利用show clock命令可以了解到交换机当前的时间信息，另外还有一个更专业的命令，那就是“show ntp status”，它可以列出更加详细的本机的ntp信息，如下所示：　　3550#show ntp status　　Clock is synchronized, stratum 3, reference is 61.129.66.79　　nominal freq is 250.0000 Hz, actual freq is 249.9983 Hz, precision is 2**18　　reference time is CDCD:33.047 gmt Sat May 23 2009)　　clock offset is 109.9952 msec, root delay is 328.66 msec　　root dispersion is 16010.33 msec, peer dispersion is 15875.03 msec　　从显示的信息中，我们可以了解到：目前交换机是否已经与时间服务器同步了(Clock is synchronized)，是与哪台时间服务器进行同步的(reference is 61.129.66.79)等等很多有用的信息。　　2、如何将CISCO3550交换机做成局域网内的一台时间服务器　　现在CISCO3550交换机自身的时钟是准确了，那么如何将时间信息在局域网内广播出去呢?执行如下的操作即可：　　3550(config)#ntp source vlan 7　　3550(config)#inter vlan 7　　3550(config-if)#ntp broadcast version 2　　由于我单位CISCO3550交换机规划了多个VLAN，我是选择了一个与PIX防火墙防火墙连接的VLAN上进行了NTP信息的广播，实际上由于在交换机上启用了VLAN之间的路由(使用ip routing命令来实现)，别的VLAN中的交换机PC也是可以接受该广播信息的。　　3、CISCO29系列交换机如何与CISOC3550进行时间同步　　CISCO29系列交换机，作为终端与时间服务器进行时间同步的设置很容易，只需指定NTP服务器的地址即可，如下所示：　　172switch(config)#ntp server 172.19.96.1 (ntp server表示本设备通过远端时钟源,来更新自身的时间,单向)　　172switch(config)#ntp server 192.168.201.2
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> 【整理】EtherCAT特点详解
之前解释了EtherCAT：现在详细解释其特点： EtherCAT协议处理完全在硬件中进行协议ASIC 可灵活配置。过程接口可从1 位扩展到64 kbyte。详见： 所以使得以太网可以直达端子模块：符合IEEE 802.3 标准的以太网协议无需附加任何总线即可访问各个设备。耦合设备中的物理层由100BASE-TX 或–FX 转换为E-bus，以满足电子端子排等模块化设备的需求。端子排内的E-bus 信号类型（LVDS）并不是专用的，它还可用于 10 Gbit 以太网。在端子排末端，物理总线特性被转换回100BASE-TX 标准。 主板集成的以太网MAC 足以作为主站设备中的硬件使用。DMA（直接存储器存取）用于将数据传输到主内存，解除了 CPU 存取网络数据的负担。Beckhoff 的多端口插卡中运用了相同的原理，它在 一个PCI 插槽中最多捆绑了4 个以太网 通道。  EtherCAT的性能EtherCAT 使网络性能达到了一个新境界。1000 个I/O 的更新时间只需30 us，其中还包括I/O 周期时间。单个以太网帧最多可进行1486 字节的过程数据交换，几乎相当于12000 个数字输入和输出，而传送这些数据耗时仅为300 us。与100 个伺服轴的通讯每100 us 执行一次。可在这一周期时间内更新带有命令值和控制数据的所有轴的实际位置及状态，分布式时钟技术使轴的同步偏差小于1 微秒。超高性能的EtherCAT 技术可以实现传统的现场总线系统无法迄及的控制理念。这样，通过总线也可以形成超高速控制回路。以前需要本地专用硬件支持的功能现在可在软件中加以映射。巨大的带宽资源使得状态数据能够与任何数据并行传输。EtherCAT 使通讯技术和现代工业PC 所具有的超强计算能力相适应，总线系统不再是控制理念的瓶颈，分布式I/O 可能比大多数本地I/O 接口运行速度更快。这种网络性能优势在具有相对中等运算能力的小型控制器中较为明显。EtherCAT周期时间如此之短，使得它可以在两个控制周期之间完成。因此，控制器总是能够获取最新的输入数据；输出以最小的延迟寻址。无需增强本身的运算能力，控制器的响应行为就能够得到显著改善。借助于从站硬件集成和网络控制器主站的直接内存存取，整个协议的处理过程都在硬件中得以实现，因此， 完全独立于协议堆栈的实时运行系统、CPU 性能或软件实现方式。1000个I/O的更新时间只需30 us，其中还包括I/O周期时间。单个以太网帧最多可进行1486字节的过程数据交换，几乎相当于12000个数字输入和输出，而传送这些数 据耗时仅为300 us。100个伺服轴的通讯也非常快速：可在每100us中更新带有命令值和控制数据的所有轴的实际位置及状态，分布时钟技术使轴的同步偏差小于1微秒。而即使是在保证这种性能的情况下，带宽仍足以实现异步通讯，如TCP/IP、下载参数或上载诊断数据。超高性能的EtherCAT技术可以实现传统的现场总线系统无法迄及的控制理念。EtherCAT使通讯技术和现代工业PC所具有的超强计算能力相适应，总线系统不再是控制理念的瓶颈，分布式I/O可能比大多数本地I/O接口运行速度更快。EtherCAT技术原理具有可塑性，并不束缚于100 M bps的通讯速率，甚至有可能扩展为1000 M bps的以太网。  简言之：EtherCAT的周期时间短，是因从站的微处理器不需处理以太网的封包。所有程序资料都是由从站控制器的硬件来处理。此特性再配合EtherCAT的机能原理，使得EtherCAT可以成为高性能的分散式I/O系统：包含一千个分散式数位输入/输出的程序资料交换只需30us，相当于在100Mbit/s的以太网传输125个字节的资料。读写一百个伺服轴的系统可以以10 kHz的速率更新，一般的更新速率约为1–30 kHz，但也可以使用较低的更新速率，以避免太频繁的直接内存存取影响主站个人电脑的运作。 EtherCAT的拓扑总线形、树形或星型：EtherCAT支持几乎任何类型的拓扑结构。因此，由于现场总线而得名的总线结构或线型结构也 可用于以太网，并且不受限于级联交换机或集线器的数量。最有效的系统连线方法是对线型、分支或树叉结构进行拓扑组合。因为所需接口在I/O 模块等很多设备中都已存在，所以无需附加交换机。当然，仍然可以使用传统的、基于以太网 的星型拓扑结构。还可以选择不同的电缆以提升连线的灵活性：灵活、经济的标准超五类以太网电缆可采用100BASE-TX 模式传送信号， 两台设备之间的最大电缆长度为100 m。还可通过交换机或介质转换器实现不同 以太网连线（如不同的光纤和铜电缆） 的完整组合。 信号变量可以根据每个电缆间距单独选 择。由于连接的设备数量可高达65535， 因此，网络的容量几乎没有限制。  简言之：EtherCAT使用全的以太网实体层，从站可能有二个或二个以上的埠。若设备没侦测到其下游有其他设备，从站的控制器会自动关闭对应的埠并回传以太网帧。由于上述的特性，EtherCAT几乎支援所有的网络拓扑，包括总线式、树状或是星状，现场总线常用的总线式拓扑也可以用在以太网中。EtherCAT的拓扑可以用网络线、分枝或是短线（stub）作任意的组合。有三个或三个以上以太网接口的设备就可以当作分接器，不一定一定要用网络交换器。 由于使用100BASE-TX的以太网物理层，二个设备之间的距离可以到100米，一个EtherCAT区段的网络最多可以有65535个设备。若EtherCAT网络是使用环状拓扑（主站设备需要有二个通讯埠），则此网络还有缆线冗余的机能。 EtherCAT的速度EtherCAT 技术原理具有可塑性，并不束缚于100 Mbaud的通讯速率，甚至有可能扩展为Gbit 的以太网。  EtherCAT 取代PCI随着PC 组件逐渐向小型化方向发展，工业PC的体积也日趋取决于插槽的数目。  而高速以太网的带宽和EtherCAT 通讯硬件的过程数据长度则为该领域的发展提 供了新的可能性：工业PC 中的传统接口现在可以转变为集成的EtherCAT接口端子模块。除了可以对分布式I/O 进行编址，还可以对驱动和控制单元以及现场总线主站、快速串行接口、网关和其它通讯接口等复合系统进行编址。即使是其它无协议限制的以太网设备变体，也可以通过分布式交换机端口设备进行连接。由于一个以太网接口足以满足整个外围设备的通讯。因此，这不仅极大地精简了工业PC 主机的体积和外观，而且也降低了工业PC 主机的成本。  EtherCAT的分布式时钟精确同步对于同时动作的分布过程而言尤为重要，例如，几个伺服轴在同时执行协调运动时便是如此。  最有效的同步方法是精确排列分布时钟。与完全同步通讯中通讯出现故障会立刻影响同步品质的情况相反，分布排列的时钟对于通讯系统中可能存在的相关故障延迟具有极好的容错性。采用EtherCAT 后，数据交换就完全基于纯硬件机制。由于通讯采用了逻辑（借助于全双工快速以太网的物理层）环网结构， 主站时钟可以简单、精确地确定各个从站时钟传播的延迟偏移，反之亦然。分布式时钟基于该值进行调整，这意味着可以在网络范围内使用非常精确的、信号抖动小于1 微秒的、确定性的同步误差时间基。 而跨接工厂等外部同步则可以基于IEEE 1588 标准。详情请参阅：此外，高分辨率的分布式时钟不仅可以用于同步，还可以提供数据采集的本地时间精确信息。当采样时间非常短暂时，即使是出现一个很小的位置测量瞬时同步偏差，也会导致速度计算出现较大的阶跃变化，例如，运动控制器通过顺序检测的位置计算速度便是如此。而在EtherCAT中，引入时间戳数据类型作为一个逻辑扩展，以太网所提供的巨大带宽使得高分辨率的系统时间得以与测量值进行链接。这样，速度的精确计算就不再受到通讯系统的同步误差值影响，其精度要高于 基于自由同步误差的通讯测量技术。由于采用了新的扩展数据类型，因此，可以给被测量值分配非常精确的时间戳。  同步性与一致性：相距电缆长度为有120米的两个分布系统，带有300个节点的示波器比较：  为了系统的同步，EtherCAT协定中有提供分散式时钟机制，即使通讯循环周期有抖动，时钟的抖动远小于1us，大约接近IEEE 1588精密时间协议的标准。因此EtherCAT的主站设备不需针对时钟使用特殊的硬件，可以用软件实现在任何标准的的以太网MAC，即使没有特殊的通讯协处理器也没有关系。标准建立分散式时钟的程序是由主站送出一特定位址的广播讯息给所有从站来启动。若使用环状拓扑，所有从站会在收到讯息时内 部时钟，当讯息回来时会再闩锁内部时钟一次。主站会读所有从站闩锁的值，计算各个从站的延迟。为了消除抖动的影响及求得平均值，主站会尽可能的多次进行上 述的程序。所有的从站延迟会依各从站在从站环状拓扑的位置来计算，并记录在一个偏移寄存器中。最后主站送出一个读写系统时钟的广播讯息，会使第一个从站的 时钟为参考时钟，其他从站的内部时钟会调整到和第一个从站相同。为了在初始化后保持时钟的同步，主站或从站需定期的再送出广播讯号，以计算各个从站内部时钟的速度差异，若有需要时，从站需要可以调整自身时钟的速度，或是有其他调整时钟的机制。系统时钟是一个64位元的计时器，计数内容是从日0点0分开始所经过的时间，单位是奈秒（ns）。 【感悟】EtherCAT中提到的分布时钟，同步时钟，就相当于：两个人（或多个人）拿着手表在一起，先：对点确保各自的时间，是一致的。这样，在后续的某个约定的时间，一起做某事，才能确保是同步去做的。否则就会有时间的误差，就会影响办事。 EtherCAT支持热连接许多应用都需要在运行过程中改变I/O组态。例如，需求不断变化的加工中心、 装备传感器的刀具系统或智能化的传输 系统、灵活的工件执行机构或可单独关 闭印刷单元的印刷机等。EtherCAT 系统的 协议结构中已经考虑到了这些需求：热 连接功能可以将网络的各个部分连在一起或断开，或“飞速”进行重新组态， 针对不断变化的组态提供灵活的响应能 力。 EtherCAT的高可靠性选择冗余电缆可以满足快速增长的系统可靠性需求，以保证设备更换时不会导致网络瘫痪。EtherCAT也支持热备份的主站冗余。您可以很经济地增加冗余特性，仅需在主站设备端增加使用一个标准的以太网端口（无需专用网卡或接口），并将单一的电缆从总线型拓扑结构转变为环型拓扑结构即可。当设备或电缆发生故障时，也仅需一个周期即可 完成切换。因此，即使是针对运动控制要求的应用，电缆出现故障时也不会有任何问题。EtherCAT也支持热备份的主站冗余。由于在环路中断时 EtherCAT从站控制器芯片将立刻自动返回数据帧，一个设备的失败不会导致整个网络的瘫痪。例如，拖链设备可以配置为分支拓扑以防线缆断开。 EtherCAT的安全性：Safety over EtherCATEtherCAT有一个加强的协定版本，称为Safety over EtherCAT，可以在同一个网络上进行安全相关的通讯和一般的控制通讯。此安全通讯是以EtherCAT的应用层为基础，不会影响底层的通讯协定。Safety over EtherCAT有通过IEC 61508的认证，符合安全完整性等级（SIL）3的要求。为了实现EtherCAT 安全数据通讯，我们开放了Safety over EtherCAT 协议，EtherCAT安全通信协议已经在ETG组织内部公开。该协议已经由德国技术监督局（T?V）鉴定为符合IEC61508 定义的SIL3 等级要求。 设备上实施EtherCAT安全协议必须满足安全目标的需求。相应的产品相关要求也必须考虑进来。EtherCAT被用作传输安全和非安全数据的单一通道。传输介质被认为是“黑色通道”而不被包括在安全协议中。EtherCAT过程数据中的安全数据报文包括安全过程数据和所要求的数据备份。这个“容器”在设备的应用层被安全地解析。通信仍然是单一通道的。这符合IEC61784-3附件中的模型A。因此，该安全协议也可通过其它通讯系统、背板或WLAN 传输。传输周期可根据要求缩短，不会影响残留误差率。Safety over EtherCAT 主站和从站之间的安全数据循环交换被称作为由看门狗定时 器监控的连接。一个主站能建立并监控多个不同从站的连接。上图中的应用示例受益于这种技术。安全元件在自动化系统中所需要的任意地方都可以使用。系统中可以使用不同规模的本地输入和输出元件。可以根据需求使用安全或非安全总线端子扩展额外的输入和输出。安全逻辑也嵌入到网络当中。这样不用安全扩展的标准 PLC可以继续处理控制任务。安全输入和输出功能需要的本地安全逻辑由智能化的安全总线端子实现。这节约了昂贵的安全PLC所带来的成本，并可以根据当前任务随意裁剪逻辑功能。只有安全EtherCAT主站和所分配的安全从站通过非安全的标准PLC路由。本协议在安全数据长度，通信介质或波特率方面没有限制。EtherCAT被用作“黑色通道”，即，通信系统在安全处理中没有任何作用。协议被鉴定符合IEC61508定义的SIL3等级提供EtherCAT安全功能的产品已经于2005年就上市了。 EtherCAT的诊断现场总线系统的实际应用经验表明，有效性和试运行时间关键取决于诊断能力。只有快速而准确地检测出故障，并明确标明其所在位置，才能快速排除故障。因此，在EtherCAT的研发过程中，特别注重强化诊断特征。网络的诊断能力对于提高网络可靠性和缩短调试时间 — 从而降低总成本 — 来说至关重要。只有快速而准确地检测出故障，并明确标明其所在位置，才能快速排除故 障。因此，在EtherCAT 的研发过程中，特别注重强化诊断功能。 试运行期间，驱动或I/O 端子等节点的实际配置需要与指定的配置进行匹配性检查，拓扑结构也需要与配置相匹配。由于整合的拓扑识别过程已延伸至各个端子，因此，这种检查不仅可以在系统启动期间进行，也可以在网络自动读取时进行 （配置上载）。 数据传输过程中出现的位故障可以通过评估每台设备上的CRC 校验进行检测——32 位CRC多项式的最小汉明距为4。除断点检测和定位之外，EtherCAT 系统的协议、物理层和拓扑结构还可以对各个传输段分别进行品质监视，与错误计数器关联的自动评估还可以对关键的网络段进行精确定位。此外，对于电磁干扰、连接器 破损或电缆损坏等一些渐变或突变的错误源而言，即便它们尚未过度应变到网络自 恢复能力的范围，也可对其进行检测与定位。 EtherCAT的开放性EtherCAT 技术不仅完全兼容以太网，而且 在“设计”之初就具备良好的开放性特 征：该协议可以在相同的物理层网络中包容其它基于以太网的服务和协议，通常 可将其性能损失降到最小。对以太网的 设备类型没有限制，设备可通过交换机 端口在EtherCAT 段内进行连接。不会影响 周期时间。带现场总线接口的设备可通过 EtherCAT 现场总线主站端子模块集成到网络中。UDP 协议变体允许设备整合 于任何 插槽接口中。EtherCAT 是一个完全开放的 协议，是公认的正式IEC 规范（IEC 61158，type 12）。转载请注明： & 与本文相关的文章
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