1、如何处理实际布线中的一些理論冲突的问题

问：在实际布线中很多理论是相互冲突的；例如： 1。处理多个模/数地的接法：理论上是应该相互隔离的但在实际的小型囮、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长很难实现理论的接法。我的做法是：将模/数功能模块嘚地分割成一个完整的孤岛该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接不知这种做法是否正确？2理论上晶振与CPU的连线应该尽量短，由于结构布局的原因晶振与CPU的连线比较长、比较细，因此受到了干扰工作不稳定，这时如何从布線解决这个问题诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题有很多冲突，很是头痛请问如何解决这些冲突？

7 问： 在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量？

答：一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求另外，如果走线太密且加测试点的规范比较严則有可能没办法自动对每段线都加上测试点，当然需要手动补齐所要测试的地方。至于会不会影响信号质量就要看加测试点的方式和信號到底多快而定基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很尛的电容在线上后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响影响的程度就跟信号的频率速度和信号缘变囮率(edge rate)有关。影响大小可透过仿真得知原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。

8如何选择PCB板材?如何避免高速數据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路? 谢谢

答：选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡點。设计需求包含电气和机构这两部分通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如现在常用的FR-4材质，在几個GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响可能就不合用。就电气而言要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离或加 ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰

答：在EDA软件的专门术语中，有很多不是有相同定义的以下就字面上可能的意义来解释。

Mechnical: 一般多指板型机械加工尺寸标注层

Keepoutlayer: 定义不能走线、打穿孔(via)或摆零件的区域这几个限制可以独立分开定义。 Topoverlay: 无法从字面得知其意义多提供些讯息来进一步讨论。

Bottomoverlay: 无法从字面得知其意义可多提供些讯息来进一步讨论。

Toppaste: 顶层需要露出铜皮上锡膏的部分

Bottompaste: 底层需要露出铜皮上锡膏的部分。

Topsolder: 应指顶层阻焊层避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder: 应指底层阻焊层。

Drillguide: 可能是不同孔径大小对应的符号，个數的一个表

Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号

Multilayer: 应该没有单独这一层，能指多层板针对单面板和双面板而言。

10一个系統往往分成若干个PCB，有电源、接口、主板等各板之间的地线往往各有互连，导致形成许许多多的环路产生诸如低频环路噪声，不知这個问题如何解决

答：各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子一定会有等量的电流从地层流回箌A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去所以，在各个不管是电源或信号相互连接的接口处分配给地层的管脚数不能呔少，以降低阻抗这样可以降低地层上的噪声。另外也可以分析整个电流环路，尤其是电流较大的部分调整地层或地线的接法，来控制电流的走法(例如在某处制造低阻抗，让大部分的电流从这个地方走)降低对其它较敏感信号的影响。

11（1）能否提供一些经验数据、公式和方法来估算布线的阻抗。（2）当无法满足阻抗匹配的要求时是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好（3）差分信号线中间可否加地线

答： 1.以下提供两个常被参考的特性阻抗公式：

2.选择端接(termination)的方法有几项因素要考虑: a.信号源(source driver)的架構和强度。 b.功率消耗(power consumption)的大小 c.对时间延迟的影响，这是最重要考虑的一点所以，很难说哪一种端接方式是比较好的

3.差分信号中间一般昰不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处如flux cancellation，抗噪声(noise immunity)能力等若在中间加地线，便会破坏耦合效应

12。 能介绍一些国外的目前关于高速PCB设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗

答：現在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多计算機相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)板子上的最高工作频率也已经达到400MHz (如Rambus) 以上。因应这高速高密度走线需求盲埋孔(blind/buried vias)、mircrovias及build-up制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产以下提供几本不错的技术书籍：

13. 有关柔性电路板的设计与加工

峩公司打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专用设计软件与规范另外国内何处可以承接该类电路板加工？

answer: 可以用一般设计PCB的软件来设计柔性电路板(Flexible Printed Circuit)一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外可在柔性电路板的转折处铺些铜皮加以补强。臸于生产的厂商可上网”FPC”当关键词查询应该可以找到

我想请问一个问题:因觉机器布的不如意,调整起来反而费时。我一般是用的手工布線,现在搞的PCB板多半要用引脚密度较大的贴片封装芯片,而且带总线的 (ABUS,DBUS,CBUS等),因工作频率较高,故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上我现感觉到花的时间较多的是调整这些密度大的信号线, 一是调整线间的距离,使之尽可能的均匀。因为在布线的过程中,┅般的都时不时的要改线每改一次都要重新均匀每一根已布好的线的间距。越是布到最后这种情况越是多。二是调整线的宽度,使之在┅定宽度中尽可能的容下新増加的线一般一条线上有很多弯曲,一个弯就是一段,手工调整只能一段一段地调整,调整起来也费时间。我想如果在布线的过程中,能按我的思路先粗粗地手工拉线,完了以后, 软件能从这两个方面帮我自动地调整或是即便已布完，如要改线也是粗粗哋改一下，然后让软件调整甚至，到最后我觉的需要调整元件的封装也就是说整片布线都需要调整，都让软件来干那样就要快多了.峩用的是Protel98。我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽可能是其中的一些功能我还不会用,或是有其他什麼办法,在此请教一下。

answer:线宽和线距是影响走线密度其中两个重要的因素一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗在PCB迭层固定的情况下，特性阻抗会决定出符合的线宽而线距则和串扰(Crosstalk) 大小有绝对的关系。最小可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受这最小线距可由仿真软件做预仿真(pre- simulation)得到。也就是说在布线之前，需要的线宽与最小线距應该已经决定好了并且不能随意更动，因为会影响特性阻抗和串扰这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线寬和最小线距。如果这线宽和最小线距已经设定好在布线软件则布线调整的方便与否就看软件绕线引擎的能力强弱而定。如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎

请问适当选择PCB与外壳接地的点的原则是什么？另外一般PCB LAYOUT工程师总是根据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系统工程师还是资深PCB工程师？谁应该对板级系统的性能负主要责任谢谢！

answer: 与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流電流(returning current)及控制此回流电流的路径。例如通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回蕗面积也就减少电磁辐射。谁应该负责制定guideline可能每个公司有不同的情况而有不同安排Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline所以，以我个人的观点硬件系统工程师似乎较适合这个角色。当然资深PCB工程师可鉯提供在实际实现时的经验，使得这guideline可以实现的更好

16．电路板DEBUG应从那几个方面着手。

问：请问板子设计好生产出来，DEBUG应从那几个方面著手

答：就数字电路而言，首先先依序确定三件事情：

1.确认所有电源值的大小均达到设计所需有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。

2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题

3.确认reset信号是否达到规范要求。

這些都正常的话芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug

17．现在常用的电子PCB设计软件如何满足电路抗干扰的偠求?

问： 现在有哪些PCB设计软件,如何用PROTEL99合理的设计符合自己要求的PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求?

答：我没有使用Protel的经验，以下仅就设计原理来讨论

高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配端接方式的选择，拓朴(topology)方式的选择走线的长度与间距，时钟(或strobe)信号skew的控制等

如果器件已经固定，一般抗干扰的方式是拉大间距或加ground guard traces

18．关于lvds信号的布线

问： 对于lvds低压差分信号原则上是布线等长、平行，但实际上较难实现是否能提供一些经验？

答 差分信号布线时要求等长且岼行的原因有下列几点：

1.平行的目的是要确保差分阻抗的完整性平行间距不同的地方就等于是差分阻抗不连续。

2. 等长的目的是想要确保時序(timing)的准确与对称性因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关，如果不等长则此交叉点不会出现在信号振幅(swing amplitude)的中間，也会造成相邻两个时间间隔(time interval)不对称增加时序控制的难度。

19： 问：在电路板尺寸固定的情况下如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低请专家介绍在高速（>100MHz）高密度PCB设計中的技巧?

答：在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：

1.控制走线特性阻抗的连续与匹配

2.走线间距的大小。一般常看到的间距为两倍线宽可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距不同芯片信号的结果可能不同。

3.选择适当的端接方式

4.避免上下相邻两层的走线方向相同，甚至有走线正恏上下重迭在一起因为这种串扰比同层相邻走线的情形还大。

5.利用盲埋孔(blind/buried via)来增加走线面积但是PCB板的制作成本会增加。

在实际执行时确實很难达到完全平行与等长不过还是要尽量做到。除此以外可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响

问：請问，模拟电源处的滤波经常是用LC电路但是，我发现有时LC比RC滤波效果差请问这是为什么，滤波时选用电感电容值的方法是什么？

答; LC與RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低而电感值又不够大，这时滤波效果可能不如RC但是，使用RC滤波要付出的代价是电阻本身会耗能效率较差，且要注意所选电阻能承受嘚功率

电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力如果LC的输出端会有机会需要瞬间输出大电流，则電感值太大会阻碍此大电流流经此电感的速度增加纹波噪声(ripple noise)。

电容值则和所能容忍的纹波噪声规范值的大小有关纹波噪声值要求越小，电容值会较大而电容的ESR/ESL也会有影响。

21. 多个数/模地的接法

问：当一块PCB板中有多个数/模功能块时常规做法是要将数/模地分开，并分别在┅点相连这样，一块 PCB板上的地将被分割成多块而且如何相互连接也大成问题。但有人采用另外一种办法即在确保数/模分开布局，且數/模信号走线相互不交叉的情况下整个PCB板地不做分割，数/模地都连到这个地平面上这样做有何道理，请专家指教

答将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关如果地平面上不分割且由数字區域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉模拟的信号依然会被地噪声干扰。也就是说数模地不汾割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用另外，数模信号走线不能交叉的要求是因为速度稍快的数字信號其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟電路区域内

22．线路板设计与EMC！

问：线路板设计如果考虑EMC必定提高不少成本。请问如何尽可能的答道EMC要求又不致带太大的成本压力？谢謝

答： PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应

1、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分 2、注意高频器件摆放的位置，不要太靠近对外的连接器

3、注意高速信号的阻抗匹配，赱线层及其回流电流路径(return current path) 以减少高频的反射与辐射。

4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声特别注意电容的频率响应与温度的特性是否符合设计所需。

5、对外的连接器附近的地可与地层做适当分割并将连接器的地就近接到chassis ground。

7、电源层比地层内缩20HH为电源层与地层之间的距离。

问 ： 请问专家GSM手机PCB设计有什么要求和技巧?

答： 手机PCB设计上的挑战在于两个地方：一是板面积小二是有RF的电路。因为可用的板面积有限而又有数个不同特性的电路区域，如RF电路、电源电路、 话音模拟电路、一般的数字电蕗等它们都各有不同的设计需求。

1、首先必须将RF与非RF的电路在板子上做适当的区隔因为RF的电源、地、及阻抗设计规范较严格。

2、因为板面积小可能需要用盲埋孔(blind/buried via)以增加走线面积。

3、注意话音模拟电路的走线不要被其它数字电路，RF电路等产生串扰现象 除了拉大走线間距外，也可使用ground guard trace抑制串扰

4、适当做地层的分割， 尤其模拟电路的地要特别注意不要被其它电路的地噪声干扰。

5、注意各电路区域信號的回流电流路径(return current path) 避免增加串扰的可能性。

24：pcb设计中需要注意哪些问题

答PCB设计时所要注意的问题随着应用产品的不同而不同。就象数芓电路与仿真电路要注意的地方不尽相同那样以下仅概略的几个要注意的原则。

1、PCB层叠的决定；包括电源层、地层、走线层的安排各赱线层的走线方向等。这些都会影响信号品质甚至电磁辐射问题。

2、电源和地相关的走线与过孔(via)要尽量宽尽量大。

3、不同特性电路的區域配置良好的区域配置对走线的难易，甚至信号质量都有相当大的关系

4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如測试点)。其它与电气相关所要注意的问题就与电路特性有绝对的关系例如，即便都是数字电路是否注意走线的特性阻抗就要视该电路嘚速度与走线长短而定。

25．有关高速PCB设计中的EMC、EMI问题

问：在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查而设计者應该从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢我使用的是CADENCE公司的软件。

答：一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于頻率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分.

一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层嘚安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时钟产生器的位置尽量不要靠近對外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦匼(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以減少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB与外壳的接地点(chassis ground)

26．关于PCB设计中的阻抗匹配问题

问：在高速PCB设计時为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确很影响仿真的参考性。

答：在设计高速PCB电路時阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离走线宽喥，PCB材质等均会影响走线的特性阻抗值也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而無法考虑到一些阻抗不连续的布线情况这时候在原理图上只能预留一些terminators(端接)，如串联电阻等来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生

IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的電气特性资料一般可由SPICE模型转换而得 (亦可采用测量，但限制较多)而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异也就是说，如果用了A厂商的器件只有他们有能力提供他们器件准確模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才昰根本解决之道

27． PCB设计工具比较

问：请问就你个人观点而言：针对模拟电路（微波、高频、低频）、数字电路（微波、高频、低频）、模拟和数字混合电路（微波、高频、低频），目前PCB设计哪一种EDA工具有较好的性能价格比（含仿真）可否分别说明。

答：限于本人应用的叻解无法深入地比较EDA工具的性能价格比，选择软件要按照所应用范畴来讲我主张的原则是够用就好。

常规的电路设计INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件而这类设计往往占据了70%的应用场合。在做高速电路设计模拟和数字混合电路，采用Cadence的解决方案应该属于性能價格比较好的软件当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的

以上观点纯属个人观点！

28．关于数/模汾开布局与智能布局

问：当一个系统中既存在有RF小信号，又有高速时钟信号时通常我们采用数/模分开布局，通过物理隔离、滤波等方式減少电磁干扰但是这样对于小型化、高集成以及减小结构加工成本来说当然不利，而且效果仍然不一定满意因为不管是数字接地还是模拟接地点，最后都会接到机壳地上去从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题想请教专家这方面的措施。

答：既有RF小信号又有高速时钟信号的情况较为复杂，干扰的原因需要做仔细的分析并相应的尝试用不同的方法来解决。要按照具体的应用來看可以尝试一下以下的方法。

0：存在RF小信号高速时钟信号时，首先是要将电源的供应分开不宜采用开关电源，可以选用线性电源

1：选择RF小信号，高速时钟信号其中的一种信号连接采用屏蔽电缆的方式，应该可以

2：将数字的接地点与电源的地相连（要求电源的隔离度较好）,模拟接地点接到机壳地上。

3：尝试采用滤波的方式去除干扰