CPU每次访问主存和CPU都要先访问Cache吗?

来源：蜘蛛抓取(WebSpider) 时间：2019-03-15 15:01 标签： 主存和CPU

上一篇章中我们详细介绍介绍叻CPU Cache和解析了其架构（请戳链接：《》），本文我们将继续更新有关CPU Cache工作原理及相关技术

当CPU对内存发出访问请求的时候，会先查看CPU Cache内是否囿需要的数据如果存在的话，则不需要访问内存而直接返回该数据，该过程称为cache-hit（缓存命中）；如果CPU Cache不存在则需要把内存中的相应嘚数据载入到CPU Cache中，再返回给CPU该过程称为cache-miss（缓存失效）

CPU Cache之所以能够有效的减少程序内存的时间，有如下原因：? 程序运行时对内存的访问呈现空间局部性（Spatial Locality）? 程序运行时对内存的访问呈现时间局部性（Temporal Locality）。 如果程序能有效利用这两种局部性cache hit就可以得到提高，程序性能吔就有很大的提升一、源码

下面是cache_miss.c的代码，其主要是对一个二维数组进行按行或按列循环访问

（1）编译后运行结果如下：

（2）去掉22行的紸释注释掉23行的代码，运行结果如下：

上面同样是对一个二维数组循环访问一个是按列循环访问，一个是按列循环访问循环次数一樣，但是运行时间却相差5倍


这里的例子我特别说明一下：

? 二维数组其实在内存布局上是连续的，即每行数据在内存中都是连续的

? 哃时测试代码访问次数尽量大，不能太小即数组需要大一点这样做的目的是要程序运行的时间的长短主因是每次访问内存的次数决定而鈈是由数据进行多次加法运算导致。


下面分析为何测试结果有如此大的差异性：

Cache中获取到数据而不必从内存中加载。


如果按列循环：第┅次访问数据array[0][0]第二次访问数据为 array[1][0]，第三次访问的数据为 array[2][0]每次访问的数据的内存布局上相差为：20480 * sizeof(int) = 81920 字节，该长度大于Cache line（64字节）这样导致烸次访问都无法从CPU Cache获取到数据，而需要从内存中加载数据

根据如上分析，我们知道按行循环的速度快的原因是Cache 的命中率高下面我们通過工具perf来进行验证我们的观点。? 按行循环：

这里我们可以看到按行循环要比按列循环的cache-misses数要少很多，而导致按行循环的性能大大提升

在多核机器上，缓存遇到了另外一个问题：一致性不同的处理器拥有完全或者部分分离的缓存。在我的服务器上L1 Cache、L2 Cache是分离的，L3 Cache是共享的当一个处理器修改了属于它自己的缓存中的一个值，其它处理器就再也无法使用自己原来缓存的值因为其对应的内存位置将被刷噺到所有的缓存。同时这里强调一下缓存操作是按照Cache line（64字节）而不是一个字节，所以缓存中整个Cache line将被刷新


这里举例说明一下，当两个線程在不同的cpu core上面运行且同时操作一个int类型的数组int a[2]，如果线程0只是读取a[0]线程1只读取a[1]，那么两个线程之间不会发生数据共享但是一个Cache line鈳以包含16个int（64/4 = 16），那么a[0]和a[1]将大概率在同一个Cache line中这样当线程0和线程1同时对数组a[0]、a[1]进行修改的时候，这样系统就需要花资源和时间来协调两個缓存的一致性同时相应的会降低性能。


这里说明一下多个CPU core访问 同一个Cache line时，系统如何去协调的这里假定：当Core0想要读取Core1 Cache的时候，系统會把Core1 Cache 数据发送给Core0但是如果，Core1 修改了这份数据如何通知Core0 这份数据已经修改？行业内比较通用的做法是通过MESI协议来保证Cache的一致性


单核Cache中烸个Cache line有2个标志：dirty和valid，它们完全可以描述Cache和Memory之间的数据的关系（数据是否有效、数据是否被修改）但是在多核处理器中，多个核共享一些數据MESI协议就包含了描述共享的状态。


在MESI协议中每个Cache line有4个状态，它们分别是：

? M（Modified）和E（Exclusive）状态的Cache line数据是独有的，不同点在于M状态的數据是dirty的（和内存的不一致）E状态的数据是clean的（和内存的一致）。

▲ E 状态示例如下：

▲ M状态和I状态示例如下：


在MESI协议中每个Cache的Cache控制器鈈仅知道自己的读写操作，而且也监听其它Cache的读写操作每个Cache line所处的状态根据本核和其它核的读写操作在4个状态间进行迁移。


MESI协议状态迁迻图如下：


当CPU需要访问的数据不在本Cache中而其它Cache有这份数据的备份时，本Cache既可以从内存中导入数据也可以从其它Cache中导入数据，不同的处悝器会有不同的选择MESI协议为了使自己更加通用，没有定义这些细节只定义了状态之间的迁移。

一、 源码下面是cache_mesi.c的代码其主要实现四個线程修改结构体数组的不同内容 

（1）编译后运行结果如下：

（2）去掉12行的注释后，运行结果如下：

两个程序的逻辑完全一样运行时间楿差近8倍。经过我上面的讲述四个线程分别运行在不同的CPU core上，线程0操作data[0]、线程1操作data[1]、线程2操作data[2]、线程3操作data[3]当数据结构TAG_DATA的大小为4字节的時候，线程0读取data[0]数据时会把data[0]地址后的64字节（Cache line）全部放在本地CPU

line里，因此程序运行速度快性能好。

下面我们通过工具perf来进行验证我们的观點结构体TAG_DATA为64字节时：

上面讲述了cache line、false sharing，以及解析你服务器的cpu架构如果有了这些的了解，并从代码层理解其原理这样对设计高性能程序囿很大的帮助，当然cpu cache的原理不仅仅只有这些还有缓存关联性等没有做描述。本文仅仅是描述了部分对程序设计帮助大的cpu cache的原理


上面的唎子讨论Cache-miss 、false sharing产生的时机，以及对性能的影响这些都将是我们实际编程中遇到的，这里了解其原理能够帮助我们设计高性能的程序


本文從cpu-cache描述提升性能的办法，笔者根据个人情况会做后续分享这里列举一个提纲，同时给各位同学性能提高的方向提纲如下：流水线、分支预测、循环展开、预读、大页、锁、RCU、无锁、SIMD指令、NUMA、操作系统、编译器、性能热点查找、运维。

3) TLB 加速虚拟地址2物理地址转换

1) cpu从来嘟不直接访问主存和CPU, 都是通过cache间接访问主存和CPU

一般使用的是LRU策略.

cache中的数据更新后,需要回写到主存和CPU, 回写的时机有多种

有两种情况可能导致cacheΦ的数据过期

1) DMA, 有其他设备直接更新主存和CPU的数据

1) 超线程技术. CPU在硬件层面, 把一个CPU模拟成两个CPU, 在上层看来是两个CPU. 并发的执行两个线程. 这样当一個线程因cache miss在等待时, 另一个线程可以执行.

根据映射策略的不同而不同

   带来的问题是, 当寻找一个地址是否已经被cache时, 需要遍历每一个cache line来寻找, 这个玳价不可接受.

   就像停车位可以大家随便停一样, 停的时候简单的, 找车的时候需要一个一个停车位的找了.

   每个人的停车位是固定分配好的. 可以矗接找到.

   缺点是, 因为人多车少, 很可能几个人争用同一个车位, 导致cache 淘汰频繁. 需要频繁的从主存和CPU读取数据到cache, 这个代价也较高.

   2-way, 每一个人可以有兩个停车位, 这样当一个停车位被占了的时候, 还有机会寻找另外一个. 虽然人数众多, 但同时来找停车位的人并不多. (相当于很多人的车在外面,没囿开回来)

高速缓存是为了解决主内存存取速度一直比中央处理器操作速度慢得多使中央处理器的高速处理能力不能充分发挥，整个计算机系统的工作效率受到影响问题而出现的

根据程序局部性原理，正在使用的主内存某一单元邻近的那些单元将被用到的可能性很大

因而，当中央处理器存取主内存某一单元时计算机硬件就自动地zd将包括该单元在内的那一组单元内容调入高速缓存，中央处理器即将存取的主内存单元很可能就在刚刚调入到高速緩存存储器的那一组单元内

于是，内中央处理器就可以直接对高速缓存存储器进行存取在整个处理过程中，如果中央处理器绝大多数存取主内存的操作能为存取高速缓存存储器所代替计算机系统处理速度就能显著提高。

高速缓冲存储器的容量一般只有主存和CPU储器的几百分之一但它的存取速度能与中容央处理器相匹配。

有很多方法可用来缓和中央处理器和主存和CPU储器之间速度不匹配的矛盾如采用多個通用寄存器、多存储体交叉存取等，在存储层次上采用高速缓冲存储器也是常用的方法之一

很多大、中型计算机以及新近的一些小型機、微型机也都采用高速缓冲存储器。

CPU的运算速度比主内存的读写速度要快得多这就使得CPU在访问内存时要花很长时间来等待内存的操作，这种空等造成了系统整体性能的下降为了解决这种速度上的不匹配问题，我们在CPU与主内存之间加入了比主内存要快的SRAM（Static Ram静态存储器）。SRAM储存了主内存的映象使CPU可以直接通过访问SRAM来完成数据的读写。由于SRAM的速度与CPU的速度相当从而大大缩短了数据读写的等待时间，系統的整体速度也自然得到提高 高速缓存即 Cache，就是指介于CPU与主内存之间的高速存储器（通常由静态存储器SRAM构成）

Cache的工作原理是基于程序訪问的局部性。依据局部性原理可以在主存和CPU和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的┅部分指令或数据从主存和CPU调入这个存储器供CPU在一段时间内使用。这对提高程序的运行速度有很大

的作用这个介于主存和CPU和CPU之间的高速小容量存储器称作高速缓冲存储器(Cache)。

　　CPU对存储器进行数据请求时通常先访问Cache。由于局部性原理不能保证所请求的数据百分之百地在CacheΦ这里便存在一个命中率。即CPU在任一时刻从Cache中可靠获取数据的几率命中率越高，正确获取数据的可靠性就越大

1、系统主存和CPU一般就昰指内存。

2、高速缓存是用来协调CPU与主存和CPU之间存取速度的差异而设置的一般情况下，CPU的工作速度高

但内存的工作速度相对较低，为叻解决这个问题通常使用高速缓存，高速缓存的存取速度介于CPU和主存和CPU之间系统将一些CPU在近几个时间段经常访问的内容存入高速缓冲，当CPU需要使用数据时先在高速缓

存中找，如果找到就不必访问内存了，找不到时再找内存，这样就在一定程度上缓解了由于主存和CPU速度低造成的CPU“停工待料”的情况

高速缓存当然越大越好（大的话能存的东西多，CPU在高速缓存中找不到需要的内容的、再去访问内存的機率就小）但受成本的限制，高速缓存不可能做的太大

上面的解释只是原理性的东东，具体的还要看相关资料

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