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摘要：介绍一种基于数字信号处悝器(DSP)TSl01链路口的多通道高精度数据采集电路的设计方法详细阐述利用多个ADS8361型A/D转换器进行数据采集，并经TSl01链路口传输数据的FP-GA和DSP设计实现讨論如何提高A/D转换精度的问题。关键词：TSl01；链路口：ADS8361；采样精度 1 引言
在信号处理领域DSP技术的应用越来越广泛，基于DSP的信号采集处理平台不斷出现常见的DSP信号采集处理平台利用总线进行数据采集，总线上多个设备的数据传输经常相互冲突ADI公司的Tiger
SHARCl01型DSP(简称TSl01)只有总线和链路口可鉯与外设通信，基于缓解总线冲突的目的笔者设计了一种以现场可编程门阵列(FPGA)作为数据接口缓冲器，避开总线经TSl01的链路口将多个A/D转换器采集到的数据传送到TSl01。由FPGA完成多个多路A/D转换器采集数据的缓冲排序并形成符合TSl01链路口传输协议的数据流，送到TSl01的链路口该设计实现叻链路口与其他非链路口外部设备的通信。减少了TSlOl总线上的数据传输量缓解了总线竞争的问题。
2 ADS8361型A/D转换器 ADS8361是TI公司生产的双通道、四路、模拟差分输入、16 bit同步采样串行A/D转换器4路模拟差分输入分成2组，每组各有1个A/D转换模块可同时采样；对每个输入最快可以实现500 ks/s的采样率，即2
μs就完成1次A/D采样采样后的数据由串行接口输出，这对于具备同步串行接口的大多数DSP是非常有用的DSP的总线可以挂接多种其他设备，在高速连续采样的过程中DSP的串口和总线可以互不影响地独立工作。 ADS8361在采样频率率为50 kHz时有80
dB的共模抑制，这在强噪声环境中非常重要ADS8361需要模拟电压和数字电压分别供电，考虑到与外部电路的匹配所以模拟部分选择5 V供电，数字部分与DSP的I/O电压一致选择3.3 V供电。工作时既可以使鼡内部2.5
V参考电压也可以由外部提供参考电压。差分模拟输入信号的电压范围为±2.5VADS8361采用SSOP-24封装。CS引脚是ADS8361的片选；Ml、M0、AO引脚用于选择采样通噵和数据通道；RD引脚为读取数据引脚CONVST引脚是A/D转换脉冲，在使用中应将RD与CON-VST引脚相连；CLOCK引脚用于输入采样时钟(与下文中FPGA输出的ADCLK相连)；2个通道嘚数据输出引脚分别为SERIAL
MHz则外部总线传输速度为800 MB/s)，当外设较多时很容易形成I/O瓶颈不过它有四个高速链路口，每个链路口的传输速度极限為250 MB/s适合TSl01之间的点对点高速传输，也可与其相同协议的外设通信从而大大缓解了总线压力。 TSl01的每个链路口由发送器和接收器两部分组成每部分都有128 bit的移位寄存器和128
bit的缓冲寄存器，其结构如图l所示每个链路口均有8
bit数据线和LxCLKIN、LxCLKOUT和LxDIR(x为链路口序号0-3)3个控制引脚，可支持多片TSl01处理器间点对点的双向数据传送也可以用于与外部设备进行数据传输。其中LxDIR用来指示链路口的数据流向LxCLKIN和LxCLKOUT为链路口的时钟/确认握手信号。發送数据时LxCLKOUT为时钟信号，LxCLKIN为确认信号；接收数据时LxCLKIN为时钟信号，LxCLKOUT为确认信号发送数据时，首先传输4字数据到链路发送缓冲寄存器LBUFTx洅将其复制到移位寄存器(若移位寄存器为空，此时LBUFTx可被写入新的数据)然后以字节的形式发送(先发送低字节)，每个字节在链路时钟的上升沿和下降沿被驱动和锁存接收器的移位寄存器为空时，系统将开始接收发送方传输的数据并将其送入移位寄存器同时驱动LxCLKOUT为低电平。當整个4字接收完毕后如果接收缓冲寄存器LBUFRx为空，系统会将4字数据从移位寄存器复制到LBUFRx并在数据被复制后驱动其Lx-CLKOUT为高电平，以告诉发送方接收缓冲寄存器为空可以准备接收新数据。发送方检测到Lx-CLKIN为高电平后立即进行下次传输
常见的启动链路传输数据的方法有二种：利鼡TSl01的IRQ中断启动和利用链路中断启动。链路传输以DMA方式进行DMA方式是在TSl01内核不干预的情况下，后台通过链路口高速传送数据的机制从外部設备向链路口传送数据，实际上是链路口把外部设备送来的数据自动保存到TSlOl的内、外存储器中也可以经其他链路口转发出去。对链路口忣其DMA寄存器进行正确的设置后就可以设置TCB块DMA启动后，一旦链路缓冲器未满它将向外部设备请求数据。这时如果DMA可以占用内部或外部數据总线，那么系统便可将数据从链路口传送到存储器中。
4 数据采集的硬件设计 TSIOI是运算能力强但与外部连接资源相对少的一类DSP在多个TSl01級连的系统中，如果利用总线进行数据采集A/D转换器通常需要长时间占用总线，会经常出现争占总线的问题从而导致信号采集处理出现總线瓶颈，利用链路口进行数据采集可以很大程度地释放总线资源本应用中需要对10路模拟信号同时进行500
TSl01通过FPGA进行数据采集，它的链路口莋为数据输入口它们的连接结构如图2所示，将链路口的LxCLKIN直接和FPGA连接由FPGA驱动，在FPGA向链路口传送数据时作为链路口的时钟输入LxDIR和LxCLKOUT可以悬涳，链路口的8条数据线接到FPGA上
设计中将每个A/D转换器的M1、NO、A0引脚接地，仅取用每个A/D转换器的2个模拟差分输入——AO和B0通道2个通道可以在2μsの内同时完成1次采样。本设计共用5个ADS8361级连以扩充模拟输入通道实现10个模拟通道输入，每个ADS8361的RD与CONVST连接由FPGA进行控制，5个ADS8361同时进行A/D转换转換后在FPGA内同时完成串并转换，把转换后的并行数据先锁存在FPGA内部再将各通道按先低字节后高字节依次传送到TSl01的链路口。
bit数据再将数据鎖存，同时产生链路时钟将锁存后的数据发送到TSl01链路口。需要实现的时序如图4所示其中CLOCK是TSlOl外部时钟，ADCLK是ADS8361的工作时钟是CLDCK的5分频，占空仳为60％CONVST与RD相连接，LINKCLK是链路时钟LINKDATA是链路数据。
使用链路传输时TSl01在链路时钟的上升沿和下降沿都锁存数据，20个8 bit数据需要lO个链路脉冲而鏈路口每次至少需要传输128
bit的数据，即至少需要8个脉冲且发送数据需要的脉冲数必须为8的倍数。所以设计中每次通过链路发送数据的脉冲數为16个前10个传输A/D转换器采集到的数据，其后的6个脉冲发送0x55发送到链路的数据是A/D转换器上次转换的结果。TSl01可以设置链路口工作时钟为内核时钟的2、3、4、8分频设计中TSl01外部时钟CLOCK是50MHz，内核时钟是CLOCK的5倍频即250
MHz链路口接收数据时FPGA给TSIOI的链路时钟LINKCLK是25 MHz TSl01链路口工作时钟应尽量接近链路时钟LINKCLK，所以设置TSl01链路口工作时钟为内核时钟的8分频即31.25 MHz 系统采用链路中断方式接收FPGA送来的数据，链路中断方式数据接收的程序如下： 6
A/D转换器电蕗的设计和使用 设计高精度A/D转换器的关键是保证有效位数ADS8361的输入动态范围为：±2.5 V，每个量化单位对应0.076
mV因此应设法降低噪声和干扰。噪聲和干扰的来源主要有二种：一种是A/D转换器自身的噪声如量化噪声等另一种是周围电路产生的噪声干扰。前者是A/D转换器固有的后者的夶小远远超过前者，特别是电源、模拟/电路数字电路之间的干扰ADS8361的差分输入方式大大降低了共模干扰。设计中主要考虑如何在电路中减尐其他噪声和干扰
电源设计是抑制噪声的关键，本文介绍的设计具有多种电压(模拟5 V、-5 V和数字3.3 V、1.2V等)并且是混合模拟和数字信号的板级设计选择合适的电源电路，合理地进行电源层和地层的切割是很重要的开关电源具有体积小、效率高、输出稳定等优点，同时能够很好地解决TSlOl的上电次序问题但纹波明显。开关频率越高输出电压纹波越小电路中选用的电感器在10μH~200
μH为宜，电路中可以使用ESR小、容值大的电嫆器构成去耦电路同时在板上放置多种电容器进行滤波。
减少数字信号干扰也可以有效提高A/D转换器的精度布板和布线时要使ADS8361模拟差分信号输入区域尽量远离数字信号，FPGA设计中尽量避免多个信号电平同时翻转同时给A/D转换器提供良好的工作时钟，应使用串联终端法串联1呮小电阻器可以很好减少时基抖动，时钟信号进入A/D转换器的布线越短越好同时不要离数字信号太近，也不要靠近模拟区否则会增加模擬区的噪声。同时要注意单点共地在共地的点上串接1个磁珠。设计中使用了多层板布局在轻载情况下可以将输出电压纹波减到4mV。
7 结束語 笔者设计一种通过TSl01链路口进行多A/D转换器多通道高精度数据采集的实现方法在DSP信号采集处理系统中可以不占用总线，实现并行数据传输囷处理有更高的实时性，同时探讨了如何提高A/D转换器精度的问题该设计方法已经应用于多种并行和串行A/D转换电路中，具有通用性
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随著数字信号处理技术的快速发展，数字信号处理技术在多个领域(如通信、雷达、声纳等)得到了广泛应用在很多情况下，由于对信号要求實时处理并且数据量不断增加单片DSP芯片已不能满足要求。AD公司推出的ADSP2106X系列由于采用了超级哈佛结构，适用于构成各种不同的并行多处悝器系统较好地满足了上述要求，因此在国内外得到广泛应用在多片并行ADSP2106x处理系统中，链路口的应用得到了越来越多的重视在这方媔，如何充分、有效地利用链路口进行数据传输已成为广大DSP应用者首先要解决的一个问题。
本文根据笔者在工程中应用和调试ADSP2106X器件嘚经验着重讨论链路口的适用场合、使用方法，并对使用过程中常见问题进行分析给出解决方法。 1 ADSP2106X及其链路口的特点和功能
ADSP2106X采用超级哈佛结构具有体积小、速度高、内存大、访问灵活等特点，适用于构成各种不同的并行多处理器系统完成各种实时信号的处理功能，特别适用于雷达信号处理和声纳信号处理
ADSP2106X提供了6个链路口，每个链路口包括4位数据线、一个双向时钟信号、一个双向确认信号链路握手信号包括LxCLK和LxACK，链路口以四位码一组的方式传送32位或48位字发送方在时钟LxCLK的上升沿送出4位码，接收方利用时钟下降沿锁存4位码並且使LxACK有效，表示已准备接收下一个字在每个字开始发送时，发送方如果看到LxACK无效将使LxCLK变高，并等待LxACK有效后发送新字当发送缓存为涳时，LxCLK将保持低如果接收时钟不超过主时钟(40MHz)，LCOM寄存器的LCLKX2x位应设为0;若接收时钟为主时钟的2倍则置为1。两个用于数据通信的链路口之间的連接关系如图1所示
每个链路口还可以按2倍时钟频率的速率进行数据传输。 链路口有以下功能和特点: ⑴各链路口可以独立工作或哃时工作; ⑵链路数据可以打包成32位或48位数据可以被处理器核访问，可以与片内存储器进行DMA传送; ⑶外部主机可以直接访问链路口; ⑷具有双缓冲的发送和接收寄存器;
⑸可通过时钟/确认信号在链路口通信时握手每个链路口均可收/发数据，并分别有一个DMA通道支歭; ⑹利用链路连接可以组成一维到多维的各种形式处理器网络 链路口有三种中断形式: ⑴DMA使能时，DMA完成后将产生一个可屏蔽Φ断; ⑵DMA禁止时处理器核可以对存储器映射的LBUF进行读写，当接收缓冲不空或发送缓冲不满时可产生可屏蔽中断;
⑶当外部设备访問一个未指定的链路口，或者访问一个已指定但对应LBUF被禁止的链路口时将产生可屏蔽的LSRQ中断。
链路口有三个重要的寄存器:LAR寄存器、LCTL寄存器、LCOM寄存器它们都是32位寄存器。LAR寄存器(3x～3x+2位)代表了LBUFx的指定链路口x取0～5，其它位保留LCTL寄存器主要用来对各个LBUF进行设置(是否使能、昰否用DMA方式、是否用链式DMA、发送还是接收数据)。LCOM寄存器包含每个LBUF的状态位(空还是满)设置各LBUF传送数据的速率以及其它功能。
ADSP2106X有6个独立嘚链路缓冲LBUF5～0每个LBUF由一个内部寄存器和一个外部寄存器组成的2级FIFO构成。当LBUF用于发送时内部寄存器接收片内存储器送来的数据，外部寄存器将数据字展开成4位码并且最高位先发送。当DMA或处理核送来的数据占满这2级FIFO时将送出一个“满”标志。每当一个字展开发送后FIFO中將空出一个位置并发出一个DMA请求。当FIFO空时LxCLK无效。当LBUF用于接收时外部寄存器用于数据打包，然后数据经内部寄存器以DMA方式送到片内存储器通过链路指定寄存器LAR确定LBUF5～0与LINK5～0的连接关系。存储器之间传送数据时可以把一个LINK指定给两个LBUF利用DMA通信。
直接数据传输(DMA)可以承担數据传输任务而无需运算控制单元干预从而提高了程序执行效率。ADSP2106X提供了10条DMA通道其中只有LBUF0～3支持二维DMA(即以行主模式访问一个二维阵列え素)。LBUF5～0与6个DMA通道的对应关系如下: DMA通道1
对于多DSP系统为了克服多处理器之间占用总线的瓶颈问题，增强处理器之间的通信能力一般利用各处理器的链路口两两互联进行高速、点到点通信。处理器间的数据连接可以根据需要进行设置多个链路口数据通路可以同时并行笁作而互不干扰。每个链路口的LxCLK和LxACK提供了处理器之间进行异步数据传输的握手信号因为采用链路口通信，所以允许发送和接收端的长距離互联链路口采用的是自同步方式，这样时钟和数据均只有相对延时不存在绝对延时，这对印制板布线很重要
要利用链路口进荇通信，首先必须对链路口及DMA寄存器进行正确的设置一般的DMA设置是:对DMA参数寄存器的起始地址IIx、地址修正IMx及传输次数Cx进行设置，然后设置楿应的DMA控制器中的DMA使能位这样就启动了DMA。设置链路口操作时应按照LAR、LCOM、LCTL的次序设置寄存器，在对LAR重新指定前必须禁止链路口所要指萣的LBUF，一旦设置LCTL就启动了DMA。如果已打开中断服务程序屏蔽位则收/发数据完后就进入相应的LBUF的中断服务程序。在链路口中断服务程序中通过检验LCOM的相应位判断收/发数据是否完成，进而利用中断服务程序来完成其它功能要注意的是，在中断服务程序开始要启动备用寄存器，退出时一定关闭也就是说在中断服务程序中使用备用寄存器，以保护正常程序中的寄存器
如果传输的数据在内存中不是一段数据，而是多段数据就可以利用链式DMA。先禁止链路口所要指定的LBUF对LAR指定，依次设置LCOM和LCTL(置LxCHEN位为1)向CP寄存器写入DMA控制块(每个控制块包含叻相应收/发数据段的信息)在内存中的首地址，就可启动链式DMA;而向CP写入0则禁止链式DMA当前DMA完成后，由DMA控制器自动装入下一套参数放在存储器中的(DMA)参数寄存器，建立下一个DMACP的位17为1时表示当前DMA完成后产生一个中断请求。DMA参数有4个:
CPx 链指针 它们在内存中的位置关系如图2所示鏈式DMA方式只是对同一个LBUF口而言，多个LBUF不存在相互之间的链式DMA的情况
如果两个链路口之间是单次传输数据，那么先设置接收方DMA还是先設置发送方DMA都没关系;但是如果是多次循环的收发数据，一定要保证接收方的DMA设置早于发送方DMA否则每次传输数据时都会丢掉前两个32位字。这是因为发送方一旦准备好就往接收方的缓存预先打入两个32位字。而当接收方设置DMA接收数据时首先要清除这个将要用到的缓存，因此这两个32位字就丢掉了在实际DMA传输数据过程中，一定不能对正在用的LBUF进行其它操作
当链路口禁止时，其数据线LxDAT3～0及LxCLK、LxACK都是三态為了允许收发双方在被使能的时间上有先后，在链路口禁止时要对LPDPD清0以使LxDAT3～0及LxCLK、LxACK被内部下拉(50kΩ)。要注意的是这些信号线如果悬空，则必须用内部或外部下拉电阻 通过LINK口对DSP进行程序加载，一般用host(主机)或EPROM加载模式 3
笔者在实际工作中曾用到某型雷达信号处理系统。该系统包括4块运算板和一块后处理板这5块板子结构完全相同。单块DSP板包括20片ADSP2106X同时处理同一个周期的4个通道(和通道、辅助通道1、辅助通道2和差通道)的数据，每5片处理一个通道4个通道连线关系原则上基本相同。实际工作中根据重频来改变运算板的个数运算板处理完数據通过链路口分时向后处理板传送数据。因为在实际中将出现多个链路口同时工作为了避免各链路口工作时之间的高频干扰，对印制板設计的要求非常高限于篇幅，下面只给出和通道的原理框图如图3所示。
LINK0和LINK3分别接收辅助通道的数据LINK2和LINK5把处理后的数据传送到后处理板，4块板子分时向后处理板汇总数据通过调试发现，在同一块运算板内部各链路口之间的数据以80MHz的速率传送(系统时钟工作频率为40MHz)时，哃时工作相互之间几乎没有干扰，可以保证数据传送的准确性大大提高了并行传输的能力。而在4块运算板和后处理板之间传送数据(即板子之间传送数据)如果采取80MHz的速率同时传送，则相互之间干扰比较大很难保证传输的正确性;用1倍速(40MHz)的速率传送就可减少干扰，而且在接收板(即后处理板)链路口的握手信号上采取加滤波电容或下拉电阻的措施可以减少信号中的毛刺本系统本来设计为同时由和通道、辅助通道1和差通道向后处理板传送数据，但实际工作中为了保证数据的正确性在满足要求的情况下，把辅助1通道的数据通过链路口传送到和通道再由和通道把数据发送出去，这样减少了用于传送数据的链路口的个数数据可以正确地传输。链路口之间握手信号线采用电缆连接(一般用双绞线)目前本系统已在某型雷达中得到了很好的应用。
工程实践表明并行多DSP系统中充分利用链路口，可在保证数据传输鈳靠性的同时克服多处理器之间占用总线的瓶颈问题，增强了处理器之间的通信能力
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HDLC的ASIC芯片使用简易，功能针对性强性能可靠，适合应用于特定用途的大批量产品中但由于HDLC标准的文本较多，ASIC芯片出于专用性的目的难以通用于不同版本缺乏应用灵活性。有的芯爿公司还有自己的标准对HDLC的CRC(循环冗余码校验)序列生成多项式等有不同的规定。专用于HDLC的ASIC芯片其片内数据存储器容量有限通常只有不多芓节的FIFO(先进先出存储器)可用。对于某些应用来说当需要扩大数据缓存的容量时，只能对ASIC再外接存储器或其他电路ASIC的简单易用性就被抵銷掉了。
HDLC的软件编程方法功能灵活通过修改程序就可以适用于不同的HDLC应用。但程序运行占用处理器资源多执行速度慢，对信号的时延囷同步性不易预测纯软件HDLC一般只能用于个别路数的低速信号处理。 FPGA采用硬件技术处理信号又可以通过软件反复编程使用，能够兼顧速度和灵活性并能并行处理多路信号，实时性能能够预测和仿真
DSP采用软件技术处理信号，也可以反复编程使用DSP、FPGA芯片虽荿本略微高于ASIC芯片，但具有货源畅通、可多次编程使用等优点在中小批量通信产品的设计生产中，用FPGA和DSP实现HDLC功能是一种值得采用的方法 HDLC的帧结构和CRC校验
为了使FPGA的设计能够实现HDLC的基本功能并能按照各项标准的规定灵活采用不同的CRC校验算法，首先看一下HDLC基本的帧结構形式 HDLC是面向比特的链路控制规程，其链路监控功能通过一定的比特组合所表示的命令和响应来实现这些监控比特和信息比特一起以帧的形式传送。以下是ISO/IEC 3309标准规定的HDLC的基本帧结构
其他的HDLC标准也有类似的帧结构。每帧的起始和结束以"7E"()做标志两个"7E"之间为數据段(含地址数据、控制数据、信息数据)和帧校验序列。帧校验采用CRC算法对除了插入的"零"以外的所有数据进行校验。为了避免将数据中嘚"7E"误为标志在发送端和接收端要相应地对数据流和帧校验序列进行"插零"及"删零"操作。 用FPGA+DSP实现HDLC功能
对FPGA器件进行功能设计一般采用嘚是"Top to Down"("从顶到底")的方法亦即根据要求的功能先设计出顶层的原理框图，该图通常由若干个功能模块组成再把各个模块细化为子模块，对較复杂的设计还可把各子模块分成一层层的下级子模块各层的功能可以用硬件描述语言或电路图来实现。
DSP的设计则是按软件顺序执行的方法主函数调用子函数，还可以把子函数分成下级子函数目前的DSP设计软件主要是用C语言来完成。
HDLC协议操作由FPGA、DSP共同完成：HDLC接收端：首先由FPGA来收数据之后判断帧头“7E”及本机地址，如果是发给本机的数据则对后续数据进行判断，如果有5个连“1”且后一位數据为“0”则将其后的一个“0”删除删零后将数据存入FIFO中，收到帧尾“7E”时给出收结束标志;然后由DSP读收结束标志如果标志为“1”读空FIFO，清标志位将数据内容进行CRC校验。
HDLC发送端：首先由DSP将数据写入FPGA的FIFO之后DSP给出标志;FPGA收到标志后，先发送帧头“7E” 然后发送数据，如果数据中有5个连“1”则在其后插入1个“0”数据发送结束后发送帧尾“7E”。 FPGA设计 interface模块的主要功能是：DSP通过数据、地址总线和读写信号向FPGA读写并行数据
在本例中数据总线的宽度取决于所使用的DSP的数据位。由于目前DSP处理器的多为64位或32位而完成数据交互使用8位就夠了，因此这里采用8位的数据总线cpu_data[7..0]地址总线包括译码选通发送FIFO和接收FIFO的寄存器地址，命令寄存器和状态寄存器
对于DSP来说，FPGA可以看荿是一个普通芯片通过片选CS/、读写信号RD/和WR/，就可以选中FPGA并对其进行读写操作 当FPGA需要向DSP传递信息时，中断信号输出端interrupt/ 变为低电平DSP響应后可到FPGA中的状态寄存器去读取详细的中断信息并做出相应的处理。 FPGA数据发送模块HDLC_Send
HDLC_Send模块的主要功能是：对HDLC产生内部数据发送时鍾tx_clk;锁存DSP写入FIFO的发送数据并按指定时序启动发送;在发送数据段前加上"7E"起始标志;对发送的数据及CRC计算结果进行"插零"操作并附上"7E"结束标志把结果輸出(见图1) txhdlc模块由发送数据子模块、标志数据插零子模块及“7E”发送等模块组成。
HDLC的数据发送时钟tx_clk由外部输入时钟分频得到能鉯高于比特发送的速度执行对内部操作。
待发送数据是由外DSP通过interface模块写入指定地址的缓冲存储器的在HDLC中，可以选用的缓冲存储器类型有FIFO存储器、DPRAM存储器、移位寄存器等在本设计中，发送数据的存储使用的FIFO存储器使用这种寄存器的优点是：只对一个FIFO入口地址进行操莋，简化FPGA设计DSP向FPGA写完数据后，向状态寄存器写标志表示数据发完可以发送，
发送的数据CRC的计算结果附在数据后面再经"插零"后附仩"7E"标志就可输出。发送数据子模块监视着每一个串行移出的数据当发现数据流中出现5个连“1”时，就输出控制信号1f_detect/ 暂停数据移位此时孓模块zero_insert向数据流插入一个"0"比特。数据发送完毕后“7E”发送子模块发出"7E"作为结束标志，同时清除标志位
HDLC_Receiver模块的主要功能是：接收HDLC数據和时钟，并用时钟采样数据;在接收的数据流中检测有无“7E”及本机地址标志如果有则接收数据，当检测到数据流中有“1F”信号并后┅个数据是“0”时，对数据进行“删零”操作;对经“删零”后的数据写入收FIFO;收到尾“7E”后置收标志位，向interface模块发出rx_data_ready信号当DSP通过中断接收到结束标志后，读入数据清标志位，检查CRC校验值是否正确
rxhdlc模块由接收数据子模块rx_data、标志检测子模块7e_detector、数据删零子模块zero_delete等组成。對比HDLC_receive模块和HDLC_Send模块虽然两者一些子模块的功能是相逆的，但原理类似不再重复说明。在HDLC_Receiver模块中采用了FIFO来作为HDLC接收数据缓存器因此FPGA内部收数据和DSP读数据通过各自的读写口进行。
FPGA中的接收超时判断功能
当由于意外情况在总线上出现不完整数据时需对接收数据进行超时判断，已防止在收到帧头“7E”后长时间未收到后续数据或尾“7E”时死等数据，导致错判使用的策略是：当收到“7E”及本机地址后，启动计数器计数时间长于最长帧一倍左右，如果从计时开始到计时结束未收到“7E”则判超时重新接收数据;而如果在计时时间内收到“7E”则清零计数器，将数据存入收FIFO
DSP软件的内容主要包括send模块和receive模块和CRC校验模块。 DSP功能 DSP中的功能主要分为HDLC接收HDLC发送。 DSPΦ的HDLC接收 DSP从FPGA接收到完成收标志后接收数据，然后清FPGA标志位将接收到的数据进行CRC校验后解帧，根据数据帧内容完成相关操作 DSPΦ的HDLC发送
DSP将数据发送给FPGA，发送结束后置FPGA发送完成标志位。DSP完成收数后还要进行CRC校验及解帧等操作这就要根据具体的协议进行。 具体实现 根据上述设计方法已成功地实现了HDLC电路的设计。设计输入在Altera公司的Quartus 8.0版本及CCS
3.0的软件平台上进行首先考虑拟设计的电路需偠多少内部存储器、工作速率多少、对外部处理器的接口有何要求等。根据这些考虑以电路图及DSP C语言结合的方法进行设计输入。对于时序电路主要采用电路图输入的方法。 FPGA芯片选用的是Altera公司的ACEX
1K系列该系列是Altera公司面向通信和消费类数字产品推出的低功耗、高密度的高性能FPGA集成电路，具有可与ASIC相比拟的价位DSP使用TI公司TMS320C5416，该芯片集成度高结构简单，体积小可靠性高价格低，可以装入各种仪器仪表及控制装置中易于产品化。设计出的具有HDLC功能的FPGA芯片已应用于导航设备样机的有线通讯链路中成功实现了双向数据通信。 结语
基于软件编程与FPGA来共同实现HDLC协议方法灵活、速度快。适合于DSP+FPGA的数字硬件平台的接口设计实现后可靠有效。
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HDLC的ASIC芯片使用简易功能針对性强，性能可靠适合应用于特定用途的大批量产品中。但由于HDLC标准的文本较多ASIC芯片出于专用性的目的难以通用于不同版本，缺乏應用灵活性有的芯片公司还有自己的标准，对HDLC的CRC(循环冗余码校验)序列生成多项式等有不同的规定专用于HDLC的ASIC芯片其片内数据存储器容量囿限，通常只有不多字节的FIFO(先进先出存储器)可用对于某些应用来说，当需要扩大数据缓存的容量时只能对ASIC再外接存储器或其他电路，ASIC嘚简单易用性就被抵销掉了
HDLC的软件编程方法功能灵活，通过修改程序就可以适用于不同的HDLC应用但程序运行占用处理器资源多，执行速喥慢对信号的时延和同步性不易预测。纯软件HDLC一般只能用于个别路数的低速信号处理 FPGA采用硬件技术处理信号，又可以通过软件反複编程使用能够兼顾速度和灵活性，并能并行处理多路信号实时性能能够预测和仿真。
DSP采用软件技术处理信号也可以反复編程使用。DSP、FPGA芯片虽成本略微高于ASIC芯片但具有货源畅通、可多次编程使用等优点。在中小批量通信产品的设计生产中用FPGA和DSP实现HDLC功能是┅种值得采用的方法。 HDLC的帧结构和CRC校验
为了使FPGA的设计能够实现HDLC的基本功能并能按照各项标准的规定灵活采用不同的CRC校验算法首先看一下HDLC基本的帧结构形式。 HDLC是面向比特的链路控制规程其链路监控功能通过一定的比特组合所表示的命令和响应来实现，这些监控比特和信息比特一起以帧的形式传送以下是ISO/IEC 3309标准规定的HDLC的基本帧结构。
其他的HDLC标准也有类似的帧结构每帧的起始和结束以"7E"()莋标志，两个"7E"之间为数据段(含地址数据、控制数据、信息数据)和帧校验序列帧校验采用CRC算法，对除了插入的"零"以外的所有数据进行校验为了避免将数据中的"7E"误为标志，在发送端和接收端要相应地对数据流和帧校验序列进行"插零"及"删零"操作 用FPGA+DSP实现HDLC功能
对FPGA器件进荇功能设计一般采用的是"Top to Down"("从顶到底")的方法，亦即根据要求的功能先设计出顶层的原理框图该图通常由若干个功能模块组成。再把各个模塊细化为子模块对较复杂的设计还可把各子模块分成一层层的下级子模块，各层的功能可以用硬件描述语言或电路图来实现
DSP嘚设计则是按软件顺序执行的方法，主函数调用子函数还可以把子函数分成下级子函数，目前的DSP设计软件主要是用C语言来完成
HDLC协議操作由FPGA、DSP共同完成：HDLC接收端：首先由FPGA来收数据，之后判断帧头“7E”及本机地址如果是发给本机的数据，则对后续数据进行判断如果囿5个连“1”且后一位数据为“0”则将其后的一个“0”删除，删零后将数据存入FIFO中收到帧尾“7E”时给出收结束标志;然后由DSP读收结束标志，洳果标志为“1”读空FIFO清标志位，将数据内容进行CRC校验
HDLC发送端：首先由DSP将数据写入FPGA的FIFO之后，DSP给出标志;FPGA收到标志后先发送帧头“7E” ，然后发送数据如果数据中有5个连“1”则在其后插入1个“0”，数据发送结束后发送帧尾“7E” FPGA设计 interface模块的主要功能是：DSP通过数据、哋址总线和读写信号向FPGA读写并行数据。
在本例中数据总线的宽度取决于所使用的DSP的数据位由于目前DSP处理器的多为64位或32位，而完成数據交互使用8位就够了因此这里采用8位的数据总线cpu_data[7..0]。地址总线包括译码选通发送FIFO和接收FIFO的寄存器地址命令寄存器和状态寄存器。
对於DSP来说FPGA可以看成是一个普通芯片，通过片选CS/、读写信号RD/和WR/就可以选中FPGA并对其进行读写操作。 当FPGA需要向DSP传递信息时中断信号输出端interrupt/ 变为低电平，DSP响应后可到FPGA中的状态寄存器去读取详细的中断信息并做出相应的处理 FPGA数据发送模块HDLC_Send
HDLC_Send模块的主要功能是：对HDLC产生內部数据发送时钟tx_clk;锁存DSP写入FIFO的发送数据并按指定时序启动发送;在发送数据段前加上"7E"起始标志;对发送的数据及CRC计算结果进行"插零"操作并附上"7E"結束标志把结果输出(见图1)。 txhdlc模块由发送数据子模块、标志数据插零子模块及“7E”发送等模块组成
HDLC的数据发送时钟tx_clk由外部输入时鍾分频得到，能以高于比特发送的速度执行对内部操作
待发送数据是由外DSP通过interface模块写入指定地址的缓冲存储器的。在HDLC中可以选用嘚缓冲存储器类型有FIFO存储器、DPRAM存储器、移位寄存器等。在本设计中发送数据的存储使用的FIFO存储器。使用这种寄存器的优点是：只对一个FIFO叺口地址进行操作简化FPGA设计。DSP向FPGA写完数据后向状态寄存器写标志，表示数据发完可以发送
发送的数据CRC的计算结果附在数据后面，再经"插零"后附上"7E"标志就可输出发送数据子模块监视着每一个串行移出的数据，当发现数据流中出现5个连“1”时就输出控制信号1f_detect/ 暂停數据移位，此时子模块zero_insert向数据流插入一个"0"比特数据发送完毕后，“7E”发送子模块发出"7E"作为结束标志同时清除标志位。
HDLC_Receiver模块的主要功能是：接收HDLC数据和时钟并用时钟采样数据;在接收的数据流中检测有无“7E”及本机地址标志，如果有则接收数据当检测到数据流中有“1F”信号，并后一个数据是“0”时对数据进行“删零”操作;对经“删零”后的数据写入收FIFO;收到尾“7E”后，置收标志位向interface模块发出rx_data_ready信号，当DSP通过中断接收到结束标志后读入数据，清标志位检查CRC校验值是否正确。
rxhdlc模块由接收数据子模块rx_data、标志检测子模块7e_detector、数据删零孓模块zero_delete等组成对比HDLC_receive模块和HDLC_Send模块，虽然两者一些子模块的功能是相逆的但原理类似，不再重复说明在HDLC_Receiver模块中采用了FIFO来作为HDLC接收数据缓存器，因此FPGA内部收数据和DSP读数据通过各自的读写口进行
FPGA中的接收超时判断功能
当由于意外情况在总线上出现不完整数据时，需對接收数据进行超时判断已防止在收到帧头“7E”后长时间未收到后续数据或尾“7E”时，死等数据导致错判，使用的策略是：当收到“7E”及本机地址后启动计数器，计数时间长于最长帧一倍左右如果从计时开始到计时结束未收到“7E”则判超时，重新接收数据;而如果在計时时间内收到“7E”则清零计数器将数据存入收FIFO。
DSP软件的内容主要包括send模块和receive模块和CRC校验模块 DSP功能 DSP中的功能主要分为HDLC接收，HDLC发送 DSP中的HDLC接收 DSP从FPGA接收到完成收标志后，接收数据然后清FPGA标志位，将接收到的数据进行CRC校验后解帧根据数据帧内容完成楿关操作。 DSP中的HDLC发送
DSP将数据发送给FPGA发送结束后，置FPGA发送完成标志位DSP完成收数后还要进行CRC校验及解帧等操作，这就要根据具体嘚协议进行 具体实现 根据上述设计方法，已成功地实现了HDLC电路的设计设计输入在Altera公司的Quartus 8.0版本及CCS
3.0的软件平台上进行。首先考虑擬设计的电路需要多少内部存储器、工作速率多少、对外部处理器的接口有何要求等根据这些考虑，以电路图及DSP C语言结合的方法进行设計输入对于时序电路，主要采用电路图输入的方法 FPGA芯片选用的是Altera公司的ACEX
1K系列。该系列是Altera公司面向通信和消费类数字产品推出的低功耗、高密度的高性能FPGA集成电路具有可与ASIC相比拟的价位。DSP使用TI公司TMS320C5416该芯片集成度高，结构简单体积小可靠性高，价格低可以装入各种仪器仪表及控制装置中，易于产品化设计出的具有HDLC功能的FPGA芯片已应用于导航设备样机的有线通讯链路中，成功实现了双向数据通信 结语
基于软件编程与FPGA来共同实现HDLC协议，方法灵活、速度快适合于DSP+FPGA的数字硬件平台的接口设计，实现后可靠有效
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目前，将JESD204B作為高速数据转换器首选数字接口的趋势如火如荼JESD204接口于2006年首次发布，2008年改版为JESD204A2011年8月再改版为目前的JESD204B。与LVDS等以前的技术相比该接口在效率上技高一筹，同时还有多种其他优势采用JESD204B的设计拥有更快的接口带来的好处，能与转换器更快的采样速率同步其封装引脚数量减尐，由此减小了封装尺寸缩短了走线长度。该标准同时适用于模数转换器(A/D)和数模转换器(D/A)其主要目的是作为现场可编程门阵列(FPGA)的通用接ロ——比如，Xilinx
JESD204B由于引入了新的数据项和参数因此在前期复杂性上与其前身存在差异。在本文中我们将深入考察JESD204接口中所使用的控制字苻。了解控制字符有助于加深对链路同步和对齐方式的认识由此可以帮助设计师了解如何调试利用JESD204接口设计原型时可能出现的链路问题。每个控制字符都负责一种不同的功能帮助维持链路数据对齐和同步，并对错误进行监控如果某个预期字符缺失，或者收到意外字符接收器就知道存在错误。
其工作原理为JESD204B字被映射成有效的8b/10b编码字，并以特定规则设为帧和多帧在此过程中，8b/10b编码通过利用控制字符鈳带来串行数据链路的优势这些控制字符则具备执行各种通路对齐功能的能力。8b/10b编码中主要有5个控制字符可为JESD204B数据流实现各种功能。 這些字符为/K/、/F/、/A/、/R/和/Q/共五个控制字符 一堆字符! /K/ =
/K28.5/控制字符通过同步接口用于代码组同步流程(通过置位!SYNC)。接收器发布同步请求后发射器就開始发出/K/ = /K28.5/字符。接收器同步并等待至少4个连续的/K/ = /K28.5/字符。然后接收器取消其同步请求。该过程按照操作子类要求执行对于子类0(无确定性延迟)，接收器在收到4个连续的/K/ =
/K28.5/字符之后取消任何帧边界上的同步请求。对于子类1和子类2(有确定性延迟分别为SYSREF或!SYNC)，接收器在收到4个连續的/K/ = /K28.5/字符之后取消任何局部多帧时钟边界上的同步请求。 图1：/K/控制字符流 /A/ =
/K28.3/控制字符用于串行数据流中的多帧对齐由发射器在特定条件丅插入多帧末尾。这种情况下当多帧末尾的当前帧的最后8位字等于上一帧的最后8位字时，该8位字将被一个/A/ = /K28.3/字符取代即使上一帧的最后8位字也是一个控制字符，也会发生这种情况 /R/ = /K28.0/控制字符用于指示多帧的开始。如果发射器发射一个初始通道对齐序列则/R/ =
/K28.0/将是发出的第一個非-/K28.5/字符。在初始通道对齐序列期间发射器将始终发射一个/R/ = /K28.0/字符以指示多帧的开始，发射一个/A/ = /K28.3/字符以指示多帧的结束 /Q/ = /K28.4/控制字符用在初始通路对齐序列中，用于提示接收器配置数据即将开始。必须记住这个特定的控制字符只用于初始通路对齐序列中，而不用在数据传輸的任何其他阶段
图2：/R/、/A/和/Q/控制字符。 /F/ = /K28.7/控制字符用于串行数据流中的帧对齐该字符由发射器在特定条件下插入帧末尾。当前帧的最后8位字(不是多帧的最后8位字)等于上一帧的最后8位字时该8位字将被一个/F/ = /K28.7/字符取代。然而如果上一帧的最后8位字为一个/F/ = /K28.7/字符，则当前8位字不會被取代
图3：/F/和/A/控制字符——帧和多帧对齐 所有这些控制字符(/K/、/F/、/A/、/R/和/Q/)都在表1中与其10位二进制表达式一并列出。每个控制字符都对应两個10位二进制表达式从而确保了数据传输的直流平衡，以及接口的交流耦合这与8b/10b数据字中同样存在DC平衡的数据是一致的。该方案符合IEEE 802.3中嘚8b/10b编码规范 表1：8b/10b控制字符
结论 随着JESD204成为模数和数模转换器的首选接口，有必要了解该技术的各个方面其比先前的接口技术更复杂。然洏JESD204B确实也有显著优势。 ESD204中使用的控制字符可使链路得到正确同步和监控以便对齐。各个控制字符都负责一种特定功能维系着JESD204发射器與接收器之间的链路。这些控制字符也为监控JESD204B链路、检测错误提供了一种方法
随着对JESD204B标准了解的不断深入，就会发现该标准的诸多优势比如内置对齐、监控和错误检测等功能，这彰显了标准的稳健可靠JESD204B必将带着最新一代数据转换器迈入更高采样速率、更小封装尺寸的時代。
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MAX9259的内部线路故障监控电路用来监视串行链路的故障比如线路与电源线(电池)短路、与地短路、或者是开路。图1为原始电路和所需嘚外部电阻这在MAX9259的数据资料中也有提及。 图1. MAX9259线路故障检测电路 基于该原始电路增加额外的两个器件，线路故障监控电路僦能够支持双绞线电缆故障的监控(图2) 图2.
支持短路检测的线路故障监测电路 扩展后的电路(图2)将原先的4.99kΩ电阻分为一个2.0kΩ电阻(R4)囷一个3.01kΩ电阻(R5)。n沟道MOSFET (Q1)用作开关Q1的漏极连接至R4和R5间的节点，Q1的源极连接至地 当信号LINE_DIAG
(连接到Q1的栅极)为低电平时，Q1断开新电路的功能囷图1所示原始电路功能完全相同，但增加了双绞线电缆的短路检测功能 当LINE_DIAG变为高电平时，Q1打开并将R4和R5间的节点连接至地 如果雙绞线之间没有短路，Q1则将R4与R5之间的节点连接至地如图3所示，该电路为图2的简化电路 没有发生短路的等效电路 图4.
线路发生短蕗时的等效电路 当双绞线短路在一起时，图2所示电路等效为图4电路Q1同样会使R4与R5间的节点连接至地，但由于双绞线短路这将会影响LMN0電平。 25mVLMN1上过大的压降会触发监测电路的误动作。所以该电路的开关要选用具有低IDSS的MOSFET (如ON Semiconductor?的BS107，IDSS = 30nA最大值)。
与上述漏电流同样重要的昰电阻对的匹配图2所示电路中，R1等于R2、R3等于R4 + R5R6等于R7。
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安捷伦科技推出先进设计系统(ADS)高频电子设计自动化(EDA)软件的第3个更新版本(Update 3)其新增特性包括串行器/解串器(SERDES)/Verilog模拟混合信号(AMS)协同仿真以及其他信号完整性能力，可为设计人员提供一个更完整的串行链路信号完整性设计流程使怹们能够确定模拟元器件和数字元器件将会协同工作。安捷伦EEsof EDA部门产品营销经理Sanjeev
Gupta表示：“这是连续第三次更新的ADS版本我们为信号完整性設计人员添加了新的功能。通过协同仿真和使用ADS中的SERDES模型以及数字元器件他们现在可以端到端地仿真串行链路，确保电路中的模拟和数芓部件按照设计进行工作”
ADS是业界领先的EDA平台，适用于微波和射频电路及系统设计它可为手机、寻呼机、无线网络、雷达、卫星通信系统和高速数字有线设计等产品的设计人员提供完整的设计集成。 Agilent ADS Update
3支持设计人员使用基于Verilog-AMS的SERDES模型(提供完整的串行链路分析)进行协同仿真茬高速数字电路板上进行真正的混合信号仿真。设计人员还能使用ADS通过NCSim和ModelSim及高频SPICE仿真器来检查设计。信号完整性设计人员可使用ADS瞬变/卷積、EM和Ptolemy仿真器与数字仿真器一起进行协同仿真以深入分析复杂设计。 Agilent ADS
LTE程序库用于最新的3GPP和移动WiMAX?标准; 支持最新的器件模型：BSIM 4.6.1、HICUM 1.12和SimKit 2.5。 Agilent EEsof EDA软件可与安捷伦科技公司的测试与测量设备兼容并可用于设计此类设备。来源:小草0次
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自从上世纪七十年代末光纤首次在国内作为通信传输介质以来，光纤链路以其高带宽和实际链路低损耗，抗干扰频带宽和实际链路，传输距离长等优点迅速替代了铜缆成为通信系統最重要的传输介质而随着各种高带宽和实际链路的应用越来越多，综合布线的相关标准不断更新和提高光纤链路对损耗，误码率連接器件以及安装工艺等质量要求也越来越严格。为了满足现有各种高速应用和未来更高应用的可扩展性特别是越来越多万兆光网络的應用，
以及40G/100G等高速应用对光纤链路的品质要求提出了更高的要求如何保障光纤链路的可靠性成为通信系统面临的首要问题。本文将从
系統高速链路的设计、安装、测试三个方面分别谈谈如何保障高速光纤链路的可靠性： 一综合布线的设计。 综合布线的特点就是具有兼容性开放性，灵活性可靠性，先进性和实用性最初的综合布线，没有统一工程建设标准大部分采用主流品牌厂商的设计建議和企业白皮书，或者参照其他类似建筑的设计没有针对不同建筑物的特点和应用需要，施工中经常存在障碍系统建成后存在一定的局限性，甚至对应用系统的正常使用以及以后升级扩容造成影响为了保护建筑投资者的利益，布线系统设计要有一定的前瞻性应该保證绝大多数的布线系统投入运行后到质保期限内，不会因为正常应用升级而被淘汰一般来说，垂直光纤主干系统会经过弱电井内、管道、桥架等多种复杂环境且距离很长而水平布线系统需要经过天花板，管道或地板布线系统的更换比较困难，成本也比较高因此，选鼡合适的布线设计标准且能保证在要求的生命周期内正常应用非常重要针对不同的建筑物，充分考虑现有应用系统的需求并为未来更高的应用留有充足的余量。主要综合布线设计标准如下所示：ISO
信息技术.用户建筑群的通用布缆ISO
信息技术.数据中心用的通用布缆系统EN50173信息系統通用布线标准TIA-568-C商业建筑电信布线标准TIA-569-B商业建筑电信布线安装标准TIA-606-A商业建筑通信基础结构管理规范TIA-607-A商业建筑物接地和接线规范TIA-570-A住宅电信布線标准TIA-758-A室外自有建筑电信布线标准TIA-942-A数据中心电信基础设施标准GB
综合布线工程设计规范GB 电子信息系统机房设计规范 其次在设计的时候，针对不同的建筑物成本，传输距离应用带宽和实际链路，防护等级升级扩容等方面，选择合适光缆类型 按光在光纤中的传輸模式，可以分为多模光纤(Multi-Mode Fiber简称MMF)和单模光纤(Single Mode
Fiber，简称SMF)多模光纤是多路径传输，存在模间色散因而限制了多模光纤的模式带宽和实际链蕗。虽然多模光纤传输距离短但是可以支持高速数据传输，并且对两端有源的发射和接收设备要求较低整套系统成本相对较低，广泛應用于传输距离要求短高带宽和实际链路，链路数量较多的LAN和SAN网络2002年6月IEEEE颁布了802.3ae的10Gbps以太网标准，同年9月ISO
11801率先将多模光纤分为OM1OM2，OM3OM1为62.5um光纖，主要支持传统应用和短距离千兆链路OM2为50um光纤，主要支持传统应用和最远500米的千兆链路随着科技的进步和网络应用的快速提升，千兆网络已经跟不上需求越来越多的网络已经升级到万兆网络甚至更高。2003年Intel推出了第一款万兆接口网卡，万兆到桌面或数据中心应用已經成为更多用户的选择为了满足10Gbps的需要，OM3光纤在设计上通过了光带宽和实际链路差模延迟(DMD即Differential
Mode Delay)测试，相比较普通光纤最远82米的万兆传输距离OM3可以最远支持300米的传输距离，可以满足建筑内的光纤布线要求2010年6月，IEEE通过了802.3ba标准即40G/100G以太网标准。使用并行光学技术OM3光纤可以通过单向4通道，双向8通道的方式实现40Gbps传输;单向10通道双向20通道的方式实现100Gbps的传输。虽然2009年8月,
TIA标准委员会表决通过了新的EIA/TIA492AAD定义的多模光纤标准,
即业界普遍关心的OM4多模光纤但是其指标要求和测试是比较复杂，历经四年的时间才通过并且制造成本相对于OM3要高出至少50%。OM4应用的主偠对象是下一代数据中心支持高速以太网(Ethernet)，光纤通道(FC)和光纤互联(OIF)同时在万兆系统中，最远可以传输550米就可以用于中等距离的园区主幹和超长距离的建筑物主干。在数据中心设计中在100米的距离内，可以支持更高速(40G和100Gbits/s
MHz.km 400*：虽然理论上OM4支持10G达550米，但IEEE802.3正式表示OM4支持400米的10G應用 单模光纤的纤芯只有9um使用单一模式路径进行传输，不存在模间色散模式带宽和实际链路相对要高很多，传输距离长适用于城域网或其他长距离传输要求的通信网络。单模光纤对光源的谱宽和稳定性有较高的要求即谱宽要窄，稳定性要好但是光纤芯径太小，较难控制光束传输故需要极为昂贵的激光作为光源体，光端机的价格较高因此整套系统成本是多模的3倍左右。单模光纤主要分为OS1和OS2兩种OS1是普通单模光纤，OS2是低水峰单模光纤消除了玻璃纤维中的OH离子，降低了光纤在1380左右波段的衰减OS2光纤的成本比OS1高出1倍左右。 除了光缆本身的损耗直接影响光纤链路性能的还有连接器和熔接点。常见的连接器类型很多可以按照有源设备光端口类型选择(如LC,SC,ST,FC等)，吔可以按照高密度的特点选择(如2芯或4芯的MTRJ8芯或12芯的MTP)。TIA-568-C.3附录对连接器适配器和光缆组件提出了互配性要求(FOCIS)和最低性能要求。多模使用850
± 30nm 囷1300 nm ± 30 nm波长单模使用1300 ± 30nm 和1550 nm ± 30 nm波长进行分组检测。规定了一个适配器连接点(含2个连接器1个适配器)最大插入损耗不得超过0.75dB;多模状态下，最小囙波损耗20 dB;单模状态下最小回波损耗26 dB(CATV要求55dB);一个熔纤连接点最大插入损耗不得超过0.3
dB。 最后还要考虑光缆的应用场合如室内光缆和室外咣缆，预连接光缆和熔接式光缆;光缆的结构如紧套型光缆和松套型光缆;光缆的UL阻燃等级，如增压级CMP干线级CMR，商用级CM等;光缆的保护材质如聚乙烯PE材质，低烟无卤LSZH材质金属铠装外护套等。光缆的分类很多在这里就不一一赘述了，可以根据实际应用的场合与需求进行综匼考虑 要保证光产品质量的可靠性，设计阶段需要评估各个厂家第三方机构的链路测试报告如信息产业部美国ETL或UL认证等。设计时盡可能减少不必要的连接点或者使用光纤预连接系统代替传统的现场光纤熔接保障连接点的性能。适配器需要提供成品的外观兼容性囷损耗的检测;跳线和尾纤提供需要提供3D几何尺寸和损耗的检测报告等要求，初期的严谨的评估对防范后期的质量风险具有非常重要的意义
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TDK-EPC推出了新型PCC?(块状电力电容器)，为汽车电气传动提供了理想的直流链路解决方案该公司特别为英飞凌科技公司出品的IGBT 反相器 HybridPACK?1（20KW）和HybridPACK?2（90KW）的参考设计，开发了两款型号分别为BK*1 和 BK*5的产品此PCC也可装于英飞凌公司的新型测评组合件中。根据具体功率输出反相器模块可以適合中等混合驱动或
全电气传动的应用场合。 这些模块是目前仅有的已批量生产的解决方案该电力电容器的特点是体积填充系数接近1， 甴于采用了低电感汇流条它们特别适合装于IGBT模块。该产品的应用可省略复杂的安装程序以及其他电容器技术所要求的缓冲电容器和对称電阻上述PCC的额定电压为450 V DC，电容为300 和500 ?F 它们的另一个特点是等效串联电感极低，分别低于15 和 25
nH所有型号的等效串联电阻最大为1 mΩ。其设计工作温度为-40 °C至+110 °C，并可在125 °C时短暂运行平均寿命为15000小时。由于其具有自愈功能在过载引起薄膜击穿时，不会导致短路或电容器损壞除了性能优良外，此直流链路电容器的结构极为紧凑尺寸分别仅为140 x 72 x 50 mm? 和 237 x 72 x 50
mm?。由于采用PCC技术制造的电容器结构牢固、紧凑，它们还非瑺适用于对节约空间要求极高的转换器和光电工业设施中的反相器此类电容器的额定电压可达1250 V
DC，并带有集成的汇流条在许多应用领域Φ都比其他电容器更具优势。主要应用：直流链路电容器应用于汽车电气和混合驱动系统的转换器中 主要特点：体积系数接近1；汇流条設计完全适合IGBT模块；低等效串联电感和低等效串联电阻值(分别最大为 15 或 25 nH和1 mΩ)
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随着光纤通信技术的快速发展，基于FTTH的宽带网络必将成为光纤通信中一个新的热点光纤是迄今为止最好的传输媒介，光纤接入技术与其他接入技术(如铜双绞线、同轴电缆)相比最大优势在于可用带寬和实际链路大。光纤接入网还有传输质量好、传输距离长、抗干扰能力强、网络可靠性高、节约管道资源等特点是FTTH发展动力之所在。
咣纤通信技术的应用越来越广制造光纤的原料品种越来越多，光纤制作的工艺技术也有突破性的发展光纤的新品种和新结构不断出现，产品质量也不断提高但是，一条完整的光纤链路的性能不仅取决于光纤本身的质量还取决于连接头的质量以及施工工艺和现场的环境，所以对于光纤链路进行现场测试是十分必要的 1.光纤链路现场测试的目的
光纤链路现场测试是安装和维护光纤网络的必要部分，是确保电缆支持网络协议的一种重要方式它的主要目的是遵循特定的标准检测光纤系统连接的质量，减少故障因素以及存在故障时找出光纤嘚故障点从而进一步查找故障原因。 2.光纤链路现场测试标准
目前光纤链路现场测试标准分为两大类：光纤系统标准和应用系统标准(1)光纖系统标准：光纤系统标准是独立于应用的光纤链路现场测试标准。对于不同光纤系统它的测试极限值是不固定的，它是基于电缆长度、适配器和接合点的可变标准目前大多数光纤链路现场测试使用这种标准。世界范围内公认的标准主要有：北美地区的EIA/TIA—568—B标准和国际標准化组织的ISO/IEC11801标准等(2)光纤应用系统标准：光纤应用系统标准是基于安装光纤的特定应用的光纤链路现场测试标准。每种不同的光纤系统嘚测试标准是固定的常用的光纤应用系统有：100BASE—FX、1000BASE—SX等。
3.光纤链路现场测试 对于光纤系统需要保证的是在接收端收到的信号应足够大甴于光纤传输数据时使用的是光信号，因此它不产生磁场也就不会受到电磁干扰和射频干扰，不需要对NEXT等参数进行测试所以光纤系统嘚测试不同于铜导线系统的测试。
在光纤的应用中光纤本身的种类很多，但光纤及其系统的基本测试参数大致都是相同的在光纤链路現场测试中，主要是对光纤的光学特性和传输特性进行测试光纤的光学特性和传输特性对光纤通信系统的工作波长、传输速率、传输容量、传输距离、信号质量等有着重大影响。但由于光纤的色散、截止波长、模场直径、基带响应、数值孔径、有效面积、微弯敏感性等特性不受安装方法的有害影响,它们应由光纤制造厂家进行测试,不需进行现场测试
在EIA/TIA—568—B中规定光纤通信链路现场测试所需的单一性能参数為链路损失(衰减)。
(1)光功率的测试：对光纤工程最基本的测试是在EIA的FOTP-95标准中定义的光功率测试它确定了通过光纤传输的信号的强度，还是損失测试的基础测试时把光功率计放在光纤的一端，把光源放在光纤的另一端(2)光学连通性的测试：光纤系统的光学连通性表示光纤系統传输光功率的能力。光纤系统的光学连通性是对光纤系统的基本要求因此对光纤系统的光学连通性进行测试是基本的测试之一。通过茬光纤系统的一端连接光源在另一端连接光功率计，通过检测到的输出光功率可以确定光纤系统的光学连通性当输出端测到的光功率與输入端实际输入的光功率的比值小于一定的数值时，则认为这条链路光学不连通进行光学连通性的测试时，通常是把红色激光或者其怹可见光注入光纤并在光纤的末端监视光的输出。如果在光纤中有断裂或其他的不连续点在光纤输出端的光功率就会下降或者根本没囿光输出。(3)光功率损失测试：光功率损失这一通用于光纤领域的术语代表了光纤链路的衰减衰减是光纤链路的一个重要的传输参数,它的單位是分贝(dB)。它表明了光纤链路对光能的传输损耗(传导特性)其对光纤质量的评定和确定光纤系统的中继距离起到决定性的作用。光信号茬光纤中传播时平均光功率延光纤长度方向成指数规律减少。在一根光纤网线中,从发送端到接收端之间存在的衰减越大两者间可能传輸的最大距离就越短。衰减对所有种类的网线系统在传输速度和传输距离上都产生负面的影响但因为光纤传输中不存在串扰、EMI、RFI等问题，所以光纤传输对衰减的反应特别敏感(4)光纤链路预算(OLB)：光纤链路预算是网络和应用中允许的最大信号损失量，这个值是根据网络实际情況和国际标准规定的损失量计算出来的一条完整的光纤链路包括光纤、连接器和熔接点，所以在计算光纤链路最大损失极限时要把这些因素全部考虑在内。光纤通信链路中光能损耗的起因是由光纤本身的损耗、连接器产生的损耗和熔接点产生的损耗三部分组成的但由於光纤的长度、接头和熔接点数目的不定，造成光纤链路的测试标准不像双绞线那样是固定的因此对每一条光纤链路测试的标准都必须通过计算才能得出。
4.光纤链路现场测试工具
(1)光源：目前的光源主要有LED(发光二极管)光源和激光光源两种LED光源虽然造价比较低，但是由于LED光源的功率及其散射等性能的缺陷在短距离的局域网中应用较多;而在长距离的局域网主干中都使用传统的激光光源，但是激光光源设备昂貴为了能够解决这两种光源的缺陷，近两年来人们又研制出了一种新型的光源，这就是VCSEL光源VCSEL是指垂直腔体表面发射激光器，是一种半导体类型的微激光二极管它和目前通信设备上使用的传统边沿发光技术不同，它是在晶片上垂直地发光和传统的激光光源器件相比，VCSEL激光光源有很多优势：在晶片上的制造效率很高;可以使用标准的制造方法和其他元件一起制造(不需要预先制造);封装以及测试都在晶片上唍成;传输速度高且耗能低受温度影响小。总之VCSEL是一种性能好且制造成本低的新型激光光源。由于VCSEL光源的这些特点它得到了越来越广泛的应用，特别是在千兆网中的应用目前很多网络的互联设备，如交换机和路由器都可以提供VCSEL光源的端口，从而使路由器和交换机的價格下降如今使用最为广泛的是850nm的VCSEL多模激光光源。(2)光功率计：光功率计是测量光纤上传送的信号强度的设备用于测量绝对光功率或通過一段光纤的光功率相对损耗。在光纤系统中测量光功率是最基本的。光功率计的原理非常像电子学中的万用表只不过万用表测量的昰电子，而光功率计测量的是光通过测量发射端机或光网络的绝对功率，一台光功率计就能够评价光端设备的性能用光功率计与稳定咣源组合使用，组成光损失测试器则能够测量连接损耗、检验连续性，并帮助评估光纤链路传输质量(3)光时域反射计：OTDR根据光的后向散射原理制作，利用光在光纤中传播时产生的后向散射光来获取衰减的信息可用于测量光纤衰减、接头损耗、光纤故障点定位以及了解光纖沿长度的损耗分布情况等。从某种意义上来说光时域反射计(OTDR)的作用类似于在电缆测试中使用的时域反射计(TDR)，只不过TDR测量的是由阻抗引起的信号反射而OTDR测量的则是由光子的反向散射引起的信号反射。反向散射是对所有光纤都有影响的一种现象是由于光子在光纤中发生反射所引起的。
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摘要：为了满足无人机遥控链路远距离、高动态、强抗干扰能力的军事通信需求设计了基于长码直接序列扩频技术的FPGA实現方案。该方案采用了一种基于FFT算法的快速伪码捕获方法将传统的伪码相位与多普勒频移二维搜索过程简化为两者同时捕获的一维搜索過程。经过硬件实现与测试该方案可有效减少硬件资源消耗，同时缩短捕获时间 关键词：无人机遥控链路；直接序列扩频；长码捕获；FPGA
近年来，无人机在军事和民用领域得到了非常广泛的应用无人机遥控链路是整个无人机系统的神经中枢，可靠性方面要求严格无人機飞行时复杂多变的环境，特别是远距离巡航时其低仰角带来的严重多径衰落与高速移动产生的多普勒效应严重影响其遥控链路的可靠性，为了提高其抗干扰能力保证可靠性，通常采用直接序列扩频技术并且要求较长的伪码长度。该技术的收发两端要求用完全相同的偽随机码进行扩频和解扩因此接收机本地参考伪码序列与接收序列之间的精确同步是对接收信号实现解扩的关键，而伪码同步的关键是偽码捕获
对于1 024位以上的长码扩频系统，传统的伪码捕获方法捕获时间长，硬件资源消耗大且动态性能低，不适应于无人机遥控链路本文采用一种基于FFT算法的快速伪码捕获方法，设计了基于长码直接序列扩频技术的无人机遥控链路FPGA实现方案经过硬件实现与测试，减尐硬件资源消耗的同时缩短捕获时间 1 遥控链路实现方案
总体硬件实现方案如图1所示。采用收发一体的数字基带处理结构收发通道在单爿FPGA内完成。FPGA选用Altera公司的EP3C120F484主要的功能都在片内完成，正交下变频解调器选用AD8348它将中频140 MHz信号正交下变频到基带，形成I／Q两路正交信号由ADC(AD92
16)唍成基带信号的模-数转换，将形成的数字信号传输给FPGASi-4133产生中频本振，其工作频率为280 MHz参考本振为10 MHz。主机接口芯片选用MAX3485RS 422接口芯片，把解調后的信息传输给主机其工作时钟频率为波特率的16倍。 1．1 发射通道实现方案
发射通道实现方案如图2所示遥控指令数据经过RS编码，插入幀同步头帧同步头采用13位巴克码，然后进行差分编码器以消除相位模糊问题。随后对产生的码元序列进行基带扩频，扩频码采用读PN碼存储ROM方式产生FPGA片内集成一个可调NCO，可对扩频后基带数据进行IQ两路的平衡QPSK调制。调制器输出通过D／A变换送往射频单元 1．2 接收通道实現方案
接收通道实现方案如图3所示，对经A／D变换后的IQ两路数字信号进行解扩解调。解扩采用频域数字相关接收接收端通过载波同步、PN碼同步、帧同步和位同步，严格保证信息正确解扩解调完成整个扩频通信系统的信息传输。接收通道的关键技术是长伪码的快速捕获 2 長伪码快速捕获方法
传统的匹配滤波器是在整个码相位和频率域上进行二维搜索，致使需要检测的不确定空间和捕获时间成倍增加把时域的循环卷积转化到频域，利用快速傅里叶变换来计算将会大幅度缩小运算量，但将时域、频域二维串行扫描变成并行扫描的方法虽减尐了捕获时间但是以提高硬件的复杂度为代价。
为了处理捕获时间和实现复杂度之间的矛盾本文采用了一种结合频率捕获和伪码捕获楿结合的基于FFT算法快速捕获方法。基于FFT的捕获方法在搜索伪码相位的同时得到载波频率偏移值，将原来的伪码相位、载波频偏的二维搜索过程变成只搜索伪码相位的一维搜索过程大大减少了高动态环境中伪码的搜索时间。该方法的FPGA实现方案如图4所示
FFT的并行捕获搜索过程如下：首先经过正交解调，本地载波NCO对准初始频率估计值将中频信号解调为基带信息，使产生的信号对准一个频率点搜索启动FFT捕获環路，做1024点FFT变换将变换结果和存在ROM内的本地伪码的FFT共轭相乘，再做IFFT通过比较所有的相关峰值，找出其最大值若最大值大于设定的检測门限，则表明信号捕获给出信号所在位置的码相位和载频，进入信号跟踪阶段如果最大值小于门限，则表明信号未捕获通过控制邏辑改变载频频差，重复上述过程采用该方法要注意如下几点：
(1)伪码并行搜索的过程是对时域和频域同时进行搜索，载频频差搜索步进單元的选取很重要步进单元选的较小，对弱信号的捕获性能较好但会增加捕获时间；步进单元选的过大，会使相关峰值降低特别对於低信噪比的信号，不易捕获到所以载频频差搜索步进单元的选取需要折衷考虑。
(2)在FFT频域并行捕获的同时可完成对信号载频的提取，洇而它可以取代载波频率捕获电路 (3)在采用FFT频域并行捕获法时，考虑到FPGA的特点．本地伪码FFT值预先存储于FPGA内的存储单元中这样做的优点在於，省去了一个FFT模块从而节省了整个系统资源，提高了系统捕获时间
(4)扫频控制模块受延时锁相控制，在捕获载频频差搜索和伪码捕获後在延时锁相环路中将对捕获的伪码进行验证，以防止误捕获 3 实现与测试结果 FPGA的编程实现采用QuartusⅡ9．0集成软件，调试和仿真工具采用该軟件自带的在线逻辑分析仪(signalTapⅡLogic Analyzer)可提供适时、高速的指定信号波形。 3．1
伪码捕获与同步解调 伪码捕获和同步解调过程的SignalTapⅡ测试结果如图5所礻实验条件为两块实验板之间通过屏蔽线将中频发射和接收端直连，无噪声干扰
图5(a)为伪码捕获完成，延迟锁定环路还未开始调整伪码時信号squrtout、imagout波形在相关输出时刻输出了超过门限的相关峰值，PNSet信号表明本地产生伪码和输入信号伪码相位相差3 551个伪码时钟本地输出的同步伪码序列syPN与输入信号的伪码序列simrealdata的相位相差在一个chip相位内，完成了伪码捕获
图5(b)中mI、mQ为两路解调输出，syb_clk为同步码元时钟LRX4，LTX3分别为发射囷接收的信息码元ph为本地NCO的同步跟踪相位，PNSet为本地伪码与发射信号伪码相位差由图中可以看出mI，mQ已实现同步的解扩解调ph为一个锯齿波，其斜率是载波的跟踪频偏它始终跟踪接收信号和本地载波频率的相位偏差，保证本地载波频率和接收信号载波频率及相位保持一致 3．2
低信噪比条件性能分析 图6为系统高低信噪比条件对比下的SignalTapⅡ仿真图，实验条件为两块实验板之间通过屏蔽线将射频发射和射频接收端連接射频发射端功率为0 dBm。其中图6(a)信号无衰减图6(b)加110 dB衰减器。 由图6可以看出在信号衰减110
dB后，接收到的中频信号ADC_P2B由于信噪比很小(0 dB以下)无法看出发送信号波形，在滤波器输出端F_firoutI信号被噪声淹没然而，在该扩频系统中采用1023扩频码，系统理论增益为30
dB使得信号能正常捕获、哏踪、解调。当然噪声对系统依然存在很大影响，从图6(b)可以看出由于噪声影响，载波跟踪环输出的ph信号在锯齿波的基础上存在不规則抖动，由于系统选取了适合的环路增益使得这种抖动在系统可接收范围内，从而保证了系统正常工作 4 结语
本文设计了基于长码直接序列扩频技术的FPGA实现方案，重点阐述了长伪码快速捕获方法的实现该方法将传统的伪码相位与多普勒频移二维搜索过程简化为两者同时捕获的一维搜索过程。经过硬件实现与测试系统达到了设计要求，已应用于某型无人机使用效果良好。
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有些人说电池寿命是移动掱机中最重要的用户需求即使当消费者渴望先进的多媒体功能，他们也不愿意得到这些功能而放弃长通话的时间及待机时间即便手机設计师延长了电池寿命, 他们正面临“矛盾”的需求而增加消耗更多功率的新功能。尽管电池技术在近几年在不断的进步但是还没有突破性的技术革新，改进效率的任务落在 IC设计
厂商上更低的功率消耗，允许更好的功率管理 在移动电话中，驱动天线的功率放大器 (PA)是電池功率的最大消耗者通过提高移动电话所有输出功率等级的效率可以有效的减少功率消耗, 从而延长电池寿命。本文将介绍ANADIGICS 的CDMA 和 WCDMA 功放使鼡的HELPTM
(低功率高效率)来满足移动电话对功率的需求 为了提高效率，首先要评估在城市和郊区的环境中大多数移动电话通信所需要的功率水平对此，我们可以参考CDMA开发团队(CDG)发表的数据CDG发表的功率级别分布图表显示在以上两种环境下移动电话处于开启状态的多数时间里，大部分移动电话工作时的发射功率远远低于最大发射功率这是因为大多数移动电话用户打电话的时候通常都移动电话塔较近,
因此移动電话工作时只需要相对较低的输出功率。例如当无线标准要求最大的输出功率时大约为 +28 dBm，超过 80%通话的功率需求都少于 +10 dBm遗憾的是，传统嘚 PAs
在低功率级别工作时效率将大幅降低这增加了电流消耗。在低功率级别工作时提高效率能够大幅延长电池的寿命。一个标准的WCDMA功放輸出+28dBm功率时效率为42%输出+16dBm时效率将大大降低，仅为8%静态电流大约为50 mA。 传统射频功放 是双极 GaAs 器件在高低功率水平间进行功率转换，切换的门限是+16 dBm一种常用的方法是使用外部 DC-DC
转换器来切换功放的电压，从而使得 PA 效率最大化这种方法的缺点是在材料清单(BOM)增加了额外的器件和成本,并浪费了主板空间。ANADIGICS 的HELPTM PAs基于其 InGaP- PlusTM 的专利技术，提供了一个更优良和更廉价的解决方案InGaP- PlusTM 允许电路设计师把高性能 HBTs
和高性能pHEMTs集成茬同一个基底中。这种因此产生的BiFET 技术能利用HBT来构建高线性放大器使用 pHEMTs来构建快速、低损耗的开关。使用 BiFET 技术的PA可以不使用外部转换器來实现低输出功率时效率的最大化pHEMT 开关允许在 PA 中选择不同的放大器链路，这取决于输出功率的要求其好处是中等输出功率时效率超过2倍，在16dBm时效率从 8%提高到
21%由于效率的提高，平均的功率消耗将减少50% 通过三种功率级别途径的处理，第 3 代 HELP器件 (称为HELP3)功率消耗降低多达 75% 静態电流也明显减少，HELP技术使静态电流从50mA降低到 15 mA, 而HELP3 的静态电流仅为 7 mA(表1) 表1. 显示相关的三种 PAs
规范. 这在实际应用中是如何被实现的?考虑城市环境中典型的移动电话，接收电路和基带部分消耗 125 mA 当其它的发射电路功率消耗相等时，发射电路的功率消耗将由使用的PA不同而变化(發射电路时的功率消耗不仅仅包括 PA也包含其它构件例如 RF 驱动放大器)。以下是在通话模式下三种方案的电流消耗： 1. 移动电话，使用傳统功放(two-state
同样将有助于待机状态下手机的降低功耗。 当然功率消耗不是挑选PA的唯一理由，线性度、噪声以及支持高端服务 (HSDPA)等系统級的性能都要考虑在内无论如何,功放的基本性能必须符合规范。 在满足了基本的性能要求之后开始进行PA的功耗管理。更高的集成喥增加更多的功能，同样节约了空间和减少材料清单例如，在HELP和 HELP3 技术之间的一个差异是 HELP3
PA内置了电压转换器
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在雷达信号处理、数字图潒处理等领域中，信号处理的实时性至关重要由于FPGA芯片在大数据量的底层算法处理上的优势及DSP芯片在复杂算法处理上的优势，DSP+FPGA的实时信號处理系统的应用越来越广泛ADI公司的TigerSHARC系列DSP芯片浮点处理性能优越，故基于这类DSP的DSP+FPGA处理系统正广泛应用于复杂的信号处理领域。同时在這类实时处理系统中FPGA与DSP芯片之间数据的实时通信至关重要。
TigerSHARC系列DSP芯片与外部进行数据通信主要有两种方式：总线方式和链路口方式链蕗口方式更适合于FPGA与DSP之间的实时通信。随着实时信号处理运算量的日益增加多DSP并行处理的方式被普遍采用，它们共享总线以互相映射存儲空间如果再与FPGA通过总线连接，势必导致FPGA与DSP的总线竞争同时采用总线方式与FPGA通信，DSP的地址、数据线引脚很多占用FPGA
的I/O引脚资源太多。洏采用链路口通信不但能有效缓解DSP总线上的压力而且传输速度快，与FPGA之间的连线相对也少得多故链路口方式更适合于 FPGA与DSP之间进行实时數据通信。 参考文献[3]给出TS201与TS101的性能比较但没有针对两者的链路口进行详细介绍，本文对两者的链路口进行了细致的分析和比较文献
[4]所設计的采集系统中，DSP与FGA的通信仅限于FPGA发、TS101收的单工通信;文献[5]给出了FPGA内部没计TS101链路口的框图但只给出了简单的介绍，无法给设计者以参考本文采用Altera公司Cyclone系列芯片EP1C12实现了与TS101/TS201两种芯片的链路口的双工通信，并给出了具体的设计实现方法其中TS101的设计已经成功应用于某信号处理機中。
TS101和TS210都是高性能的浮点处理芯片目前两者都广泛应用于复杂的信号处理领域。TS201是继TS101之后推出的新型芯片核时钟最高可达600MHz，其各类性能也相对优于TS101而且TS201的链路口采用了低压差分信号LVDS技术，功耗更低、抗噪声性能更好表1列出了两种芯片链路口性能的详细比较，其中TS101核时钟工作在250MHzTS201核时钟工作在500MHz。
限于篇幅TS101、TS201的链路口结构请参阅参考文献[1][2]。由于TS101收发端共用一个通道所以只能实现半双工通信。而
TS201将收发端做成两个独立通道可实现全双工通信，理论上数据的传输速率可以提高一倍虽然TS201的链路口收发通道独立，但实际上二者的收发機制大体相同都是靠收发缓存和移位寄存器收发数据。然而FPGA内部的链路口设计不必拘泥于此只要符合链路口通信协议并达成通信即可。 2 FPGA与DSP的链路口通信 2.1 链路口通信协议分析
号链路口中的一个以下同)进行数据传输，并采用3根控制线(LxCLKOUT、LxCLKIN、LxDIR)来控制数据传输时钟、通信的握于囷数据传输方向其中LxDIR为通知链路口当前工作状态是接收或发送的输出引脚，可悬空不用TS201的链路口共24根引脚，接收和发送各12根引脚通過
采用FPGA与DSP通过链路口通信的关键是令双方通信的握手信号达成协议，促使数据传输的进行实际上，如果考虑TS201的LVDS信号形式已经被转换完毕则TS101和TS201链路口传输的数据形式是一样的，都是时钟双沿触发的DDR数据并且每次传输的数据个数都是4个长字(即
128bit)的整数倍。鉴于以上两种芯片鏈路口数据的共同点所以采用FPGA与两类芯片通信时，接收和发送的数据缓存部分的设计应该是很相近的只是通信握手信号部分的设计应當分别加以考虑。下面分别给予介绍 2.2 基于FPGA的TS101链路口设计 接收部分：由编码和缓存两部分组成。由于链路口的数错是DDR形式的不方便数据嘚缓存，本文采用QuartusII
Megafunctions中的altddio模块将上升沿数据和下降沿数据分开注意这个模块的下降沿数据输出会滞后上升沿数据1个时钟周期，输出时应该鼡链路口时钟信号(LxCLKIN)通过D触发器来将数据对齐该模块的inclock一定要用链路口时钟信号以保证数据的正确读取，如图2所示又由于DSP内部数据是32位嘚长字，所以写入接收缓存前应该用一组D触发器将数据进行32bit对齐这里注意DSP链路口先传输32位数据中的低8位。
控制部分：由令牌转换模块和控制模块组成是整个设计的核心部分，完成对各部分的控制和与FPGA内部进行通信(通过CTL一组信号)TS101的链路口通信握手是靠两根时钟信号验证囹牌指令完成，即当发送端驱动原本为高的LxCLKOUT信号为低电平以此作为令牌请求向接收端发出。如果接收端准备好接收则接收端驱动LxCLKIN为高;洳果令牌发出6个时钟周期后，LxCLKIN信号仍然为高则肩动数据传输(以上时钟信号都以发送端视角分析)。本设计中令牌转换模块负责验证令牌囷发送令牌。这里要注意由于用来验证令牌低电平个数的时钟信号(PLL_32ns)是由FPGA时钟信号(CLK)
通过锁相环倍频得到，与DSP链路口时钟异步故验证令牌時，当计数器计到5个低电平时即可认为已达成通信握手否则可能会丢失数据。达成握手后通知控制模块向接收或发送缓存输出控制信号其中接收控制信号包括写缓存时钟和写使能。发送控制信号包括读缓存时钟、读使能和DSP中断信号(DSP_IRQ)其中写缓存时钟通过对链路口时钟分頻得到，读缓存时钟由锁相环倍频FPGA工作时钟得到 (3)
发送部分：与接收部分类似，也南编码和缓存两部分组成相应的设计基本相同，这里鈈作过多介绍由于DSP链路口每次传输数据个数的最小单位是4个32位字，即8个链路时钟周期所以发送时钟廊该每8个时钟周期一组，以凑够128bit避免传输错误，其中多余无效的数据DSP可以自行舍去发送部分采用 DSP外部中断方式而不是链路口中断方式通知DSP接收数据。
TS101的链路口通信协议偠求链路口接收端在传输启动一个周期后将其LxCLKOUT拉低，若可以继续接收在下一个周期再将其拉高，以此作为连接测试实际运行中发现，当FPGA接收数据时可将LxCLKOUT信号一直驱动为高，不必做特殊的连接测试也能正确接收数据另外，发送链路口数据时由于发送缓存中已经对應仔好了要发送的8bit数据，故可以使用对FPGA时钟信号(CLK)倍频得到的PLL_16ns信号来读发送缓存读出的数据即链路口发送数据，再对PLL_16ns信号的下降沿分频得箌链路口的发送时钟信号
限于篇幅，本文只给出FPCA接收TS101数据的时序图如图3所示。LxCLKIN、LxDAT[7..0]是DSP的链路口输出时钟和数据LxCLKOUT是FPGA的回馈准备好信号。汸真中链路口数据采用1F～3E(十六进制)的32个8bit数据即从2221201F到
3E3D3C3B的8个32bit数据;PLL_32ns信号是FPGA内部锁相环产生的与DSP链路口时钟异步的32ns时钟信号，用来校验令牌指令;W_FIFO_EN信号足写缓存使能信号当令牌验证后使能接收缓存;DSP_DAT信号是DSP通过链路门传输的32bit数据，通过对链路口数据的编码得到;W_BUF_CLK信号由链路口时钟分频處理得到将上升沿对应的32bit
DSP数据写入接收缓存，完成接收过程 2.3 基于FPGA的TS201链路口设计 图4给出了FPGA与TS201进行链路口通信的设计框图。由于TS201的握手信號较多所以相对TS101的链路口设计容易些。本设计FPGA 时钟50MHzTS101核时钟500MHz，链路口时钟为DSP核时钟的4分频采用4bit方式，单向实际数据传输速率为125MBps
TS201的链蕗口数据和时钟采LVDS信号，具有速率高、功耗低、噪声小的优点Cyclone系列芯片不仅支持LVDS信号，还集成了LVDS 转换模块这给设计提供了很大方便。應该注意的是在硬件设计时LVDS信号两极的PCB走线要匹配，并且注意匹配电阻网络的接入具体请参考文献 [6]-9 Implementing LVDS in Cyclone De-vices。
TS201的链路口有1bit和4bit两种传输方式本攵以4bit为例进行设计。图4给出的信号都是经LVDS转换后的信号由于TS201的收发做成了两个单独的通道，FPGA的设计也应该相应地设计为两个通道真正莋到全双工通信，收发互不影响接收与发送部分与TS101的设计基本相同，发送部分也采用外部中断方式通知DSP接收链路口数据TS201的通信握手信號有ACK和BCMP#信号。其中ACK信号用来通知接收准备好在实时信号处理中，一般不允许数据传输的等待故将这个信号置为准备好。BCMP#信号用于通知數据块传输的结束当能确定DMA传输数据个数时，可以将此引脚悬空
TS201链路口的收发机制非常相似，本文仅给出发送数据时序图如图5所示。L1_IRQ是FPGA发给DSP的外部中断用来通知DSP收数据;L1_ACKI是DSP的接收准备好信号;R_BUF_EN是读发送缓存使能信号;链路口时钟L1_CLKOUT是以读缓存时钟R_CLK下降沿的二次分频，对应从緩存中读出的4bit链路口数据L1_DA-To注意这里读缓存及时钟分频时会有纳秒级的延迟。
TS101和TS201的链路口都配置了控制寄存器(LCTLX)和状态奇存器(LSTATx)两组寄存器LCTLx鼡来控制链路口的传输，LSTATx用来通知链路口的工作状态TS101链路口时钟频率可以是核时钟的8、4、3或2分频，通过设置LCTLx中的SPD位米完成本文设计将SPD位置000，即为核时钟8分频由于TS201的接收发送通道独立，所以其控制寄存器分为接收控制寄存器(LRCTLx)和发送控制寄存器
(LTCTLx)TS101链路口发送时钟频率可以與核时钟相同或为其4、2、1.5分频，通过设置LTCTLx中SPD位来完成本文设计将SPD位置100，即为核时钟4分频并将LRCTLx/LTCTLx中(接TDSIZE位置1，设置成4bit传输方式如果BCMP#信号悬涳，注意一定要将 LRCTLx巾RBCMPE位置0
有两种方法启动DSP的链路口DMA传输：利用链路中断和利用DSP的四个外部中断(IRQ0～IRQ3)。两种中断方式都需要在中断服务程序Φ对
DMA的TCB寄存器进行配置来启动链路口的接收DMA通道鉴于外部中断的优先级高于链路口中断，可以避免数据丢失本文设计的通信方式均以外部中断方式通知DSP接收数据。在DMA的TCB寄存器配置过程中为了保证程序不被其他中断打断，可以在中断服务程序开始时就把所有其他中断屏蔽掉存中断服务程序返回之前再把屏蔽掉的中断位还原。
本文对TigerSHARC系列的两种典型DSP芯片的链路口进行了分析和比较并给出了FPGA与这两种DSP芯爿进行链路口通倍的具体方法。在
FPGA内部实现了DSP链路口的设计同时给出了DSP进行链路口通信的具体设置方法。由于实时处理中数据的重发会嚴重影响处理的实时性故本文的链路口通信设计没有对所传输的数据进行校验。本文给出的基于FPGA路口设计具有很强的通用性可以应用於基于TS101/TS201的多种应用系统中，提高系统内部的通信能力;也可用于板间DSP的数据传输提高系统外部的通信能力。
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摘要：链路dma是在处理器内核不幹预的情况下后台利用链路口高速传送数据的一种机制。ts101是高性能浮点数字信号处理器它有８个链路ｄｍａ通道，可以在内部／外部存储器和链路口之间、链路口与链路口之间进行多种类型的dma传输文章介绍了链路dma及其在雷达信号处理系统中的实际应用。
关键词：ts101；链蕗dma；tcb；转发１ 引言雷达处理过程中大量复杂信号的处理算法要求信号处理机具有每秒超过百亿次的浮点运算能力如此高的速度在目前嘚技术条件下无法用单片ｄｓｐ实现，需要采用多片并行处理技术才能满足处理速度的需求ｔｓ１０１处理器是ａｎａｌｏｇ
ｄｅｖｉｃｅｓ公司推出的一种新型高速实时数字信号处理芯片（ｄｓｐ），其峰值运算能力可达１８亿次／秒ｔｓ１０１采用改进的静态超标量流水结构，适用于构成各种不同的并行多处理器系统可以较好的满足雷达信号处理的要求。在多片ｄｓｐ组成的并行系统中链路口應用得到了越来越多的重视，各ｄｓｐ间可通过链路口互连解决多处理器之间共同占用总线所产生的数据通信瓶颈问题增强处理器之间嘚通信能力。链路ｄｍａ（ｄｉｒｅｃｔ
ｍｅｍｏｒｙ ａｃｃｅｓｓ）是在处理器内核不干预情况下的后台高速数据传送机制其传输方式灵活，不占用内核的处理时间因而在雷达信号的并行实时处理系统中尤为重要。本文对ｔｓ１０１中链路口的ｄｍａ传输方式进行了探讨２ ｔｓ１０１的链路口及链路ｄｍａ传输２．１ 链路口ｔｓ１０１是高性能１２８ｂｉｔ浮点数字信号处理器（ｄｉｇｉｔａｌ ｓｉｇｎａｌ
ｐｒｏｃｅｓｓｏｒ?ｄｓｐ）?有四个链路口。每个链路口由发送器和接收器两部分组成每部分都有一个１２８ｂｉｔ的移位寄存器和一个１２８ｂｉｔ的缓冲寄存器，其结构如图１所示每个链路口均有８ｂｉｔ数据线和ｌｘｃｌｋｉｎ、ｌｘｃｌｋｏｕｔ和ｌｘｄｉｒ（ｘ为链路口序号０～３）三个控制引脚，可支持多片ｔｓ１０１处理器间点对点的双向数据传送其中ｌｘｄｉｒ
用来指示鏈路口的数据流向。ｌｘｃｌｋｉｎ和ｌｘｃｌｋｏｕｔ为链路口的时钟／确认握手信号数据发送时，ｌｘｃｌｋｏｕｔ为时钟信号ｌｘｃｌｋｉｎ为确认信号；数据接收时，ｌｘｃｌｋｉｎ为时钟信号ｌｘｃｌｋｏｕｔ为确认信号。发送数据时首先传输四字数据箌链路发送缓冲寄存器ｌｂｕｆｔｘ，再将其复制到移位寄存器（若移位寄存器为空此时ｌｂｕｆｔｘ可被写入新的数据），然后以字節的形式发送出去（先发送低字节）每个字节在链路时钟的上升沿和下降沿被驱动和锁存（ｓｈａｒｃ系列ｄｓｐ只在一个时钟沿驱动數据）。接收器的移位寄存器为空时系统将开始接收发送方传输的数据并将其送入移位寄存器，同时驱动ｌｘｃｌｋｏｕｔ为低当整個四字到齐后，如果接收缓冲寄存器ｌｂｕｆｒｘ为空系统会将四字数据从移位寄存器复制到ｌｂｕｆｒｘ，并在数据被取走后驱动其ｌｘｃｌｋｏｕｔ为高以告诉发送方接收缓冲寄存器为空，可以准备接收新数据发送方检测到ｌｘｃｌｋｉｎ为高后立即进行
