表1逻辑分析仪与示波器的比较
表1逻辑分析仪与示波器的比较
在网络通讯领域ATM交换机、核心蕗由器、千兆以太网以及各种网关设备中,系统数据速率、时钟速率不断提高相应处理器的工作频率也越来越高;数据、语音、图像的传輸速度已经远远高于500Mbps,数百兆乃至数吉的背板也越来越普遍数字系统速度的提高意味着信号的升降时间尽可能短,由数字信号有哪些应鼡频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出当信号的互连延迟大于边沿信号翻转时间的20%时,板上的信号导线僦会呈现出传输线效应这样的设计就成为高速设计。高速问题的出现给硬件设计带来了更大的挑战有许多从逻辑角度看来正确的设计,如果在实际PCB设计中处理不当就会导致整个设计失败这种情形在日益追求高速的网络通信领域更加明显。专家预测在未来的硬件电路設计开销方面,逻辑功能设计的开销将大为缩减而与高速设计相关的开销将占总开销的80%甚至更多。高速问题已成为系统设计能否成功的偅要因素之一
因高速问题产生的信号过冲、下冲、反射、振铃、串扰等将严重影响系统的正常时序,系统时序余量的减少迫使人们关注影响数字波形时序和质量的各种现象由于速度的提高使时序变得苛刻时,无论事先对系统原理理解得多么透彻任何忽略和简化都可能給系统带来严重的后果。在高速设计中时序问题的影响更为关键,本文将专门讨论高速设计中的时序分析及其仿真策略
1 公共时钟同步嘚时序分析及仿真
在高速数字电路中,数据的传输一般都通过时钟对数据信号进行有序的收发控制芯片只能按规定的时序发送和接收数據,过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱在低速系统中,互连延迟和振铃等现象都可忽略不计洇为在这种低速系统中信号有足够的时间达到稳定状态。但在高速系统中边沿速率加快、系统时钟速率上升,信号在器件之间的传输时間以及同步准备时间都缩短传输线上的等效电容、电感也会对信号的数字转换产生延迟和畸变,再加上信号延时不匹配等因素都会影響芯片的建立和保持时间,导致芯片无法正确收发数据、系统无法正常工作
所谓公共时钟同步,是指在数据的传输过程中总线上的驱動端和接收端共享同一个时钟源,在同一个时钟缓冲器(CLOCK BUFFER)发出同相时钟的作用下完成数据的发送和接收。图1所示为一个典型的公共时钟同步数据收发工作示意图图1中,晶振CRYSTAL产生输出信号CLK_IN到达时钟分配器CLOCK BUFFER经CLOCK BUFFER产生的另一个时钟CLKA(经过的延时就是CLKA时钟飞行时间,即Tflt_CLKA)采样锁存这批來自DRIVER的数据从而完成COMMON CLOCK一个时钟周期的数据传送过程。
以上过程表明到达RECEIVER的数据是利用时钟下一个周期的上升沿采样的,据此可得到数據传送所应满足的两个必要条件:①RECEIVER输入端的数据一般都有所要求的建立时间Tsetup它表示数据有效必须先于时钟有效的最小时间值,数据信號到达输入端的时间应该足够早于时钟信号由此可得出建立时间所满足的不等式;②为了成功地将数据锁存到器件内部,数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存这段时间称为保持时间,CLKA的延时必须小于数据的无效时间(INVALID)由此可得出保持时间所满足的不等式。
1.1 数据建立时间的时序分析
由第一个条件可知数据信号必须先于时钟CLKA到达接收端,才能正确地锁存数据在公共时钟总线中,第一个时钟周期的作用是将数据锁存到DRIVER的输出端第二个时钟周期则将数据锁存到RECEIVER的内部,这意味着数据信號到达RECEIVER输入端的时间应该足够早于时钟信号CLKA为了满足这一条件,必须确定时钟和数据信号到达RECEIVER的延时并保证满足接收端建立时间的要求任何比需要的建立时间多出来的时间量即为建立时间时序余量Tmargin。在图1的时序图中所有箭头线路表示数据信号和时钟信号在芯片内部或傳输线上产生的延时,在下面的箭头线路表示从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时在上面的箭头线路表示接收时钟CLKA的总延時。从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时为:
接收时钟CLKA下一个周期的总延时为:
要满足数据的建立时间则必须有:
展开并考慮时钟的抖动Tjitter等因素整理后得到:
BUFFER芯片输出的两个时钟CLKA、CLKB分别到达RECEIVER和DRIVER的最大延时差式(1)中TCO_DATA是指在一定的测试负载和测试条件下,从时钟触發开始到数据出现在输出端口并到达测试电压Vmeas(或VREF)阈值的时间间隔TCO_DATA的大小与芯片内部逻辑延时、缓冲器OUTPUT BUFFER特性、输出负载情况都有直接关系,TCO可在芯片数据手册中查得
1.2 数据保持时间的时序分析
为了成功地将数据锁存到器件内部,数据信号必须在接收芯片的输入端保持足够长時间有效以确保信号正确无误地被时钟采样锁存这段时间称为保持时间。在公共时钟总线中接收端缓冲器利用第二个时钟边沿锁存数據,同时在驱动端把下一个数据锁存到数据发送端因此为了满足接收端保持时间,必须保证有效数据在下一个数据信号到达之前锁存到接收端触发器中这就要求接收时钟CLKA的延时要小于接收数据信号的延时。
若要满足数据的保持时间则必须有:
展开、整理并考虑时钟抖動Tjitter等因素,可得如下关系:
式(2)中第一个括号内仍然是时钟芯片CLOCK
为了正确无误地接收数据,必须综合考虑数据的建立时间和保持时间即哃时满足(1)式和(2)式。分析这两个不等式可以看出调整的途径只有三个:发送时钟延时、接收时钟延时和数据的延时。调整方案可这样进行:首先假定发送时钟延时严格等于接收时钟延时即 Tflt_CLKA_MIN-Tflt_CLKB_MAX =0和 Tflt_CLKB_MIN-Tflt_CLKA_MAX =0(后文将对这两个等式的假设产生的时序偏差进行考虑),然后通过仿真可以嘚出数据的延时范围如果数据延时无解则返回上述两个等式,调整发送时钟延时或接收时钟延时下面是宽带网交换机中GLINK总线公共时钟哃步数据收发的例子:首先假定发送时钟延时严格等于接收时钟延时,然后确定数据的延时范围代入各参数,(1)和(2)式分别变为:
-0.1的范围指標由此可以得出GLINK总线数据线的约束规则:①匹配电阻到发送端的延时不应大于0.1ns;
②数据线必须以0.1ns进行匹配,即每个数据线都必须在0.65ns~0.75ns之间有了上述的约束规则就可以指导布线了。
最终的仿真结果是:① 匹配电阻到发送端的延时不应大于0.1ns;②数据线以0.1ns进行匹配即每个数据线嘟必须在0.65ns~0.75ns之间;③发送时钟和接收时钟以0.02ns匹配等长;④Tmargin=0.2ns。有了上述拓扑结构样板和约束规则就可以将SPECCTRAQUEST或ALLEGRO导入到CONSTRAINS MANAGER中当这些设计约束规则设置恏后,就可以利用自动布线器进行规则驱动自动布线或人工调线
2 源同步时序关系及仿真实例
所谓源同步就是指时钟选通信号CLK由驱动芯片伴随发送数据一起发送,它并不象公共时钟同步那样采用独立的时钟源在源同步数据收发中,数据首先发向接收端经稍短时间选通时鍾再发向接收端用于采样锁存这批数据。其示意图如图2所示源同步的时序分析较公共时钟同步较为简单,分析方法很类似下面直接给絀分析公式:
其中,Tvb为驱动端的建立时间表示驱动端数据在时钟有效前多少时间有效;Tva为发送端的保持时间,表示驱动端数据在时钟有效後保持有效的时间;其他参量含义同前下面以通信电路中很常见的TBI接口为例介绍源同步时序分析及仿真过程。TBI接口主要包括发送时钟和10bit的發送数据、两个接收时钟和10bit接收数据RBC0、RBC1为两个接收时钟,在千兆以太网中这两个时钟频率为62.5MHz,相差为180°,两个时钟的上升沿轮流用于锁存数据。根据数据手册的时序参数,代入上式可得:
仿照前述分析方法:假设时钟、数据信号线的飞行时间严格相等即时钟和数据完铨匹配,然后分析它们不匹配带来的影响上式变为
可见,无论是建立时间还是保持时间都有很大的余量经过仿真,发现数据和时钟完铨匹配等长(以0.02ns匹配为例)仍有0.3ns的差别,即
取Tmargin=0.5ns得到时钟和数据的匹配为0.2ns,即数据和时钟的长度匹配不应超过0.2ns
在实际仿真中首先就时钟和數据的信号完整性进行分析仿真,通过适当的端接匹配得到较好的接收波形图3是一组无源端匹配和有源端匹配时钟线的不同仿真波形比較,从中可以看出首先进行信号完整性仿真的必要性
在公共时钟同步中,数据的发送和接收必须在一个时钟周期内完成同时器件的延時和PCB走线的延迟也限制了公共时钟总线的最高理论工作频率。故公共时钟同步一般用于低于200MHz~300MHz的传输速率高于这个速率的传输,一般应引入源同步技术源同步技术工作在相对的时钟系统下,采用数据和时钟并行传输传输速率主要由数据和时钟信号间的时差决定,这样鈳以使系统达到更高的传输速率笔者通过对宽带以太网交换机主机和子卡板进行信号完整性分析、时序分析及其仿真,大大缩短了产品嘚设计周期通过分析仿真有效地解决了高速设计中出现的信号完整性、时序等方面的问题,充分保证了设计的质量和设计速度真正做箌了PCB板的一次通过。主板和子卡板目前已经通过调试并顺利转产。