我的虚拟机与登录到域,进不去了,一登陆显示这个,怎么解决

FPGA实现DDS正弦波、方波、三角波发生器Verilog程序(已验证)Quartus工程文件 评分:

鉴于上次传的只有Verilog代码怕对于像半年前的我一样的初学者仍然会遇到很大困难,现特把本人课程设计的整个Quartus工程文件一并上传希望有用。用时只需用Quartus打开工程文件即可编译运行频率可达16M没问题。

   刚接触Verilog时间不长想弄个正弦波。其中rom用于存储波形数据addr产生地址数据寻址。但是一直得不到想要的结果不管是仿真还是用signaltapII,发现地址和数据时钟对不上差两个时鍾节拍,不知道是为什么另外,quartusii仿真得到的波形为什么有些以十进制显示,有些以字符型显示(感觉挺乱的)

谢谢啦,哪位高手能帮帮峩啊


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