fpga的verilog与fpga的关系 hdl，quartus问题

来源：蜘蛛抓取(WebSpider) 时间：2020-07-14 14:36 标签： verilog与fpga的关系

assign TESTout = D; //读总线上的数据与读一般端口、寄存器、线型网点一样, 没有任何区别;

a)输入输出数据总线D执行仿真后,系统自动产生一个D~result,并将D仿真后的波形在该行显示,而其它网点的波形一般矗接反映在原始变量名所对应的行中.

c)在执行Timing仿真时,程序中原来赋给寄存器的初值在波形中若未被正确反映出来,而执行Functional仿真时可以. 那么很可能程序已经对了.为了 在Timing仿真中获得正确数据,需要使“定义寄存器时赋予的值”与“仿真波形发生初期该寄存器的值"不能冲突,一般可以将程序中赋予三态,always 复位中再赋予有用初值;而在波形中复位的初始值赋予"x".

d)仿真时钟的周期别设得比Setting设置中频率所对应的时钟周期还要短,当然更不能比CPLD/FPGA的RTL物理周期还短,否则连一个累加器的仿真都会出莫名奇妙的错误.  

从网上看来的发现自己才刚刚開始起步，唉路漫漫其修远兮。。

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运用verilog与fpga的关系 HDL语言编写的一些小程序代码，诸如位选择器、可变频率、流水灯、计数器等

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