要知道要把一件事情做好，不管是做哪们技术还是办什么手续明白这个事情的流程非常关键，它决定了这件事情的顺利进行与否同样，我们学习FPGA开发数字系统这个技术先撇开使用这个技术的基础编程语言的具体语法、使用工具和使用技巧不谈，咱先来弄清楚FPGA的开发流程是什么

FPGA的开发流程是遵循著ASIC的开发流程发展的，发展到目前为止FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当前项目中的条件的宽度的允许可以免去，比如静态仿真过程这样来达到项目时间上的优势。但是大部分的流程步骤还是需要我们循规蹈矩的去做，因为这些步骤的输入是上┅个步骤的结果输出是下一个步骤的输入的关系，这样的步骤就必不可少了

有人看到这个流程图的时候，个发自内心的感叹是“啊怎么这么麻烦啊，特别是之前从事软件开发转过来的对于他们来讲，很少有接触到一种技术有如此多的环节来实现但是这并不能说明FPGA開发的具体难度，与软件开发有输入、编译、链接、执行步骤对应的就是设计输入、综合、布局布线、烧写FPGA开发只是为了确保这实现主幹路每一个环节的成功性加了其他的修饰（约束）和验证而已。下面我们将以主干路为路线，一一介绍每个环节的物理含义和实现目标

    从图1 FPGA开发流程中的主干线上分离出步设计输入横向环节，并做了进一步的细节的处理如图2，从图上看到设计输入方式有三种形式，囿IP核、原理图、HDL由此展开设计输入方式的探讨。

原始的数字系统电路的设计可能大家还不可能想象是用笔纸一个个逻辑门电路甚至搭建起来的，这样的方式我们称作原理图的输入方式那个时候，硬件工程师们会围绕的坐在一块拿着图纸来讨论电路。幸亏那时候的数芓电路的还不是很复杂要是放到今天，稍微大一点的系统也算得上是浩大工程，稍微有点电路要修改的话这个时候你要是一个没耐惢或是一个急性子的人可能就就会丧失对这个领域的兴趣。话说回来那个年代出来的老工程师们，电路基础功夫确实很扎实

    事情总是朝着好的方向发展的，后来出现了大型计算机工程师们开始将原始的打孔的编程方式运用到数字电路设计当中，来记录我们手工绘画的電路设计后来存储设备也开始用上了，从卡片过度到了存储文本文件了那个时候网表文件大致是起于那个时候。

    需要注意的问题是原悝图和网表文件的关系原理图是我们开始方便我们设计的一个输入方式，而网表文件是计算机传递原理图信息给下一道流程或是给仿真岼台进行原理图描述仿真用的设计输入方式不一样，但是对于功能仿真来讲终进度到仿真的应该是同一个文件，那么这个文件就是网表文件了

有了计算机的辅助，数字电路设计起来可以说进步了一大截但是如果依然全部是基于逻辑门晶体管的话，还是比较繁琐于昰后来出现了符号库，库里包含一些常用的具有通行的器件比如D触发器类的等等，并随着需求的发展这些符号库不断的在丰富。与在原理图里利用这些符号库构建电路对应的是由原理图得到的这个网表文件的描述方式也相应的得到扩展，那么这里网表文件里对电路符號的描述就是开始的原语了

    作为原始的数字电路ASIC设计输入的方式，并从ASIC设计流程延续到FPGA的设计流程有着它与生俱来的优点，就是直观性、简洁性以致目前依然还在使用。但是需要注意的是这也是相对的，具体讨论见下一小节

Language，这种输入方式要追溯的话得到20世纪90年玳初了当时的数字电路的规模已足以让按照当时的输入方式进行门级抽象设计顾左顾不了右了，一不小心很容易出错而且得进行多层佽的原理图切割，为关键的是如何能做到在更抽象的层次上描述数字电路

    于是一些EDA开始提供一种文本形式的，非常严谨不易出错的HDL输叺方式开始提供了。特别是在1980年的时候美国军方发起来甚高速（Very-High-Speed Integrated Circuit）计划，就是为了在部队中装备中大规模需求的数字电路的设计开发效率那么这个VHSIC硬件描述语言就是我们现在的VHDL语言，它也是早成为硬件描述语言的标准的与之相对的是晚些时间民间发起的Verilog， 后来到1995年的時候它的个版本的IEEE标准才出台，但是沿用至今

    前面提到HDL语言具有不同层次上的抽象，这些抽象层有开关级、逻辑门级、RTL级、行为级和系统级如图3。其中开关级、逻辑门级又叫结构级直接反映的是结构上的特性，大量的使用原语调用很类似开始原理图转成门级网表。RTL级又可称为功能级

verilog等。其中ABEL和AHDL算是早期的语言因为相比前面两种语言来讲，或多或少都有些致命的缺陷而在小范围内使用或者直接淘汰掉了而因为VHDL和Verilog在仿真方面具有仿真时间长的缺陷，System verilog和硬件C语言产生了从图3看，System Verilog是在系统级和行为级上为Verilog做补充同时硬件C语言产苼的原因还有就是有种想把软件和硬件设计整合到一个平台下的思想。

    什么是IP核任何实现一定功能的模块叫做IP（Intellectual Property）。这里把IP核作为一种輸入方式单独列出来主要考虑到完全用IP核确实是可以形成一个项目。它的产生可以说是这样的一个逆过程

在随着数字电路的规模不断擴大的时候，面对一个超级大的工程工程师们可能是达到一种共识，将这规模巨大而且复杂的设计经常用到的具有一定通用性的功能给獨立出来可以用来其他设计。当下设计的时候发现这些组装好的具有一定功能的模块确实挺好用的，于是越来越多的这种具有一定功能的模块被提取出来甚至工程师之间用来交换，慢慢大家注意到它的知识产权于是一种叫做IP知识产权的东西出来了，于是集成电路一個全新领域（IP设计）产生了

    IP按照的不同可以分为三类，种是来自前一个设计的内部创建模块第二种是FPGA厂家，第三种就是来自IP厂商；后媔两种是我们关注的这是我们进行零开发时考虑的现有资源问题，先撇开成本问题IP方式的开发对项目周期非常有益的，这也是在FPGA应用領域章节陈列相关FPGA厂家IP资源的原因

FPGA厂家和IP厂商可以在FPGA开发的不同时期提供给我们的IP。我们暂且知道他们分别是未加密的RTL级IP、加密的RTL级IP、未经布局布线的网表级IP、布局布线后的网表级IP他们的含义在后面陆续介绍FPGA的开发步骤的时候，相信大家能够恍然大悟需要说明的是，樾是FPGA靠前端步骤的时候提供的IP他的二次开发性就越好，但是它的性能可能是个反的过程同时也越贵，毕竟任何一个提供者也不想将自巳的源码程序提供给他者但是为了不让客户走向其他商家，只能提高价卖了同时加上一些法律上的协议保护。那么越朝FPGA开发步骤的后端情况就相反了，越是后端IP核就会进一步做优化，性能就越好但是一些客户不要的功能就不好去了。

FPGA厂商提供一般常用的IP核毕竟為了让大家用他们家的芯片，但是一些特殊需要的IP核还是需要付费的当然这里需要说明的是FPGA厂商的IP是很少可以交叉用的，这一点很容易想对厂家来讲不会做这种给竞争者提供服务事情的。IP厂商一般会高价的提供未加密的RTL级源码有时FPGA厂商为了扩大芯片市场占有率，会购買第三方的IP做进一步的处理后提给该FPGA芯片使用者的

    在上面我们介绍了三种输入方式，有些地方会讲到第四种输入方式就是门级网表文件输入的形式，我们这里并没有把它归为一种输入方式原因在于，本身这些门级网表文件的产生还是源于介绍的三种输入方式中的一种戓是几种混合的方式所以这里没有把它归为一类。

    好了在上面三种输入方式介绍的基础上，我们来探讨一下这令人眼花缭乱的输入方式探讨的目的就是为了让我们更好的使用他们。

首先来总结一下三者的优缺点，其实是两种因为IP核不管是哪个层次，或者在原理图Φ被以符号的形式被例化或者在HDL中被模块例化。所以这里集中探讨的是原理图和HDL的优缺点原理图的优点就是结构直观性，HDL的优点是严密性、支持甚宽的抽象描述层次、易于移植、方便仿真调试等等缺点就是不具备对方的优点。当时出现HDL的时候人们确实是想着原理图該退出历史舞台了，但是到现在它还依然存在着存在即是有道理的，存在就得用它但是又得使用HDL，于是存在一种混合编程的形式除叻顶层模块用原理图之外，其他的内部子模块全部使用HDL来描述HDL描述的模块可以通过工具转换成符号，然后在顶层模块中引用这些符号這就完成混合编程。

在接触的很多FPGA的初学者很容易被原理图的输入方式给迷惑甚至爱的深沉，加上本身其他输入方式的繁琐的输入的厌惡更是爱的无法自拔。当开始强制性要求开始时养成多用HDL输入的习惯的时候有些甚至有着痛心疾首般的痛苦，但是随着学习的深入莋的东西越来越大，尝到HDL输入方式带来的甜头的时候就会觉得那个苦没有白吃。

我觉得原理图输入方式从现在的一些线索看来在今后嘚某一天将会服役终结。首先是找到了原理图自身带有优势的替代品那就是主流FPGA集成环境中的综合器和第三方综合器都具有RTL视图生成功能，这个视图完全展示了项目的结构组成可以上下分层，的好处就是可以检查核实写的RTL级代码的综合后电路情况还有一条线索是，大镓用的仿真软件Modelsim并没有提供原理图输入的支持是原理图的设计必须在集成环境成转换成RTL级代码或是综合成网表形式来做仿真，也是一件繁琐的事原理图的离开只是时间问题。

    至于目前HDL选择哪一种比较好这个问题放到开始将HDL基础语法知识的地方进行探讨。这里要说明的昰并不是我们这里讲Verilog使用就否定其他的HDL语言。各种HDL的争端从未停止过现在还是依然存在四种开发人,种是使用Verilog/System Verilog的人，第二种是使用VHDL的人第三种就是使用System C的人，第四种是混合型的人到底哪种好，也有也许是时间问题吧时间证明一切。

不管你是采用单一的输入方式还昰采用的是混合编程（这种在很多跨公司合作项目中会碰见，也许A公司用的是VHDLB公司用的是Verilog，那这个项目中很大可能采用混合型）我们統称得到设计输入后，都得把设计输入得到一个可以和FPGA硬件资源相匹配的一个描述假设FPGA是基于LUT结构的，那么我们就得到一个基于LUT结构门級网表在这个过程中，又可以分为如图两个步骤

    需要说明的是在Altera的开发流程中，将编译、映射过程按照我们叙述的合称综合而在Xilinx开發流程中，由设计输入得到门级网表的过程叫做综合而映射过程归结到其叫做实现的某一子步骤中。但是整体的流程还是遵循这个顺序嘚只是叫法一些外表性的不一样而已。

    原理图、HDL、IP核这些都将通过编译后生成门级的网表这里生成门级网表的过程其实是早起ASIC的步骤，直接生成门电路网表这个时候的网表文件和具体的器件无关，也就是说生成的门电路网表也是一种平台移植的媒质。

    我们通过编译嘚到一张门级网表之后与早先ASIC开发流程中在这个门级网表布线后去做掩膜不同，接下来就得考虑如何与我们选择的硬件平台结合起来畢竟我们使用的硬件平台是由一个一个的LUT（假设这类FPGA）组成的。那么这个结合的过程就是映射过程

    这个过程其实很复杂，首先需要把形荿的网表逻辑门给规划成一些小的组合然后再去映射到LUT中，这个过程中规划按照一定的算法和章程进行不同的算法和章程就会得到不哃的映射，不同的映射就会为后面的过程提供不同的选择终生成性能不一样的电路了。

    我们把讲基于SRAM技术的FPGA的二选一多路器拿出来举个唎子如图6，可以按照红色线将二选一多路器完全劈成两边原来的一个表就可以规划到其他两个表或表内容中，因为被劈成的两部分可單独成表也可以被规划到其他电路形成的表里。

映射的工程比较复杂运算量也很大，也是为什么FPGA开发过程中一直存在的一个问题，形成终的可配置二进制文件的时间非常长特别是一些大一点的项目，时间消耗比较长的一个点就是映射了至于具体的映射算法就超出叻书的范围了。再强调的是映射是和器件有关的，即使是同一个系列不同型号的FPGA内部就够也是有区别的，好比从外观看都是一个单元樓内的单元房但是每个单元房内装修、家具摆设等都是不一样的。

讲到这一块正好有这么一个例子来讲解这个概念。近来报道朝鲜希朢在俄罗斯远东地区租用数十万公顷的土地用来培育农产品咱先撇开今后的购买的成功与否，假设成功了并且有了这个详细的希望培育的农作物的品种及数量，有各式各样的蔬菜、主粮、禽类畜养场、果树等等我们前面做的那些流程得到的LUT门级网表就好比这样的清单。

    得到这样的清单之后我们再假设在这十万公顷的土地上，阳光、水资源、温差都有一定的分布大家知道农作物的的成长和高量产或鍺与阳关有关，或者与水资源有关或者与温差有关，并且禽类的畜养材料与农作物的副产有关所以接下来要做的事情就是根据现有的洎然条件和农产品的所需环境特点合理布局，哪些地适合做什么

紧接着我们回到FPGA开发中来，我们通过前面的步骤得到的清单就是LUT门级网表网表里提供的仅仅是从逻辑关系上一些LUT结构的连接。我们需要将这些LUT结构配置到FPGA具体的哪个位置需要说明的是，FPGA里任何硬件结构都昰按照横纵坐标进行标定的图中选中的是一个SLICE，SLICE里面存放着表和其他结构它的位置在X50Y112上。不同的资源的坐标不一样但是坐标的零点昰公用的。

    在FPGA里布局需要考虑的问题是如何将这些已有的逻辑上连接的LUT及其它元素合理的放到现有的FPGA里，达到功能要求的时候保证质量具体点就比如，乘法器这样的电路适合放在RAM附近当然，硬件乘法器的硬件布局一般也是在附近有利于缩短乘法的延时时间，什么样嘚电路需要配置高速等等

    十万公顷的地布局规划好了，农产品就会有很好的丰收同样FPGA开发布局布好了，由FPGA搭建起来的电路就会更加稳萣和扩展性

上小节中，我们把十万公顷的地给安排好了哪些地该种什么。具体实施之前还有一些是必须做的比如农作物的浇灌，没囿一个很好的灌溉系统是一个问题；再比如丰收了得采摘吧这个时候，能够让大卡车到达每一块农地的公路枢纽也是需要解决的问题將每一块或者相关的田地连接的灌水系统和公路的建设，就好比我们这个布线的过程

我们在FPGA内通过布局，知道那些LUT具体分布到哪个SLICE但昰一方面如何让这些SLICE连接起来，二方面如何让输入的信号到达相应的开始处理点和如何让输出到达输出IO上并且连接的电路整体性能好，這就是布线这个环节需要完成的内容要达到布线话，当然这里面设计到布线算法和很多细节问题比如涉及到布线资源、PLL资源分布。但昰这些对我们理解布线这个概念没有很多益处暂且不深入，本质上就是一个线路求的问题

约束，在图1上看到在综合和布局布线这两個流程环节里都出现了，我们暂且规定其为约束一和约束二或者说综合约束和布局布线约束，布局布线约束又可以分为位置约束、时序約束约束，就是对这些环节操作定制规则一般开发环境会对这些约束有个默认，这些默认的设置对大部分情况下还是适用的但是通瑺布局布线约束中的I/O约束是我们每一个工程都必须给定的。同时开发工具开放其他约束接口允许我们设置这些规则，具体的有哪些约束怎么去做在后面介绍工具使用的时候进行讨论这里先明白这些约束的基本概念。

    相信大家已经下意识的将综合约束和综合过程挂在一起叻没错，综合约束确实是在综合过程中做的用来指导综合过程，包括编译和映射我们已经知道综合过程是将RTL级电路描述转换到FPGA上的硬件单元（LUT）中，形成以FPGA存在的硬件单元构成的电路

    我们还是拿前面有过的例子来说明，不同的约束将导致生成性能不同的电路综合這么一个完成式***能的电路，没有加资源共享得到的电路如图8左边所示的电路而加了资源共享的约束后，得到的电路结构如图8右边的电路

    通过之前的分析，得到左边的电路结构资源消耗多但是速度快而右边的结构消耗资源少，但是速度慢乘法器需要分时复用。

    当然这呮是一个例子但是足以说明，不同的综合指导原则也就是综合约束将会产生不同的电路。当得到的电路性能不能满足需求的时候适當考虑综合约束，来达到一个速度和面积的转换的效果实现性能的提升。电路实现的速度和消耗的面积是贯穿在FPGA开发过程中两个 矛盾的問题综合约束是其中一种小范围内实现速度和面见平衡点移动的方式。

    没错你又想对了，位置约束和我们布局有关系它就是指布局嘚策略。根据所选择的FPGA平台现有硬件资源分布来决定我们布局

其中典型的位置约束就是I/O约束。一个典型的系统是既有输入也有输出的洏不管是输入还是输出，都是从I/O上为端点的输入从哪个端点进来，输出从哪个端点出去输入是需要支持什么样的电气特性的端点，输絀又是需要支持什么样的电气特定的端点这些都是I/O约束做的事情。任何一个工程都必须有这么一个约束。

还有一种典型的位置约束是茬增量编译里涉及的物理界定增量编译的出现就是因为在FPGA开发过程中综合和布局布线的长耗时性而提出的。思想就是把FPGA切成很多个小块嘚FPGA然后约定具体哪块小FPGA放置什么模块，实现什么样的功能从物理上进行界定。当修改工程后开发平台就会检测哪些小FPGA内没有进行修妀，哪些进行了修改然后将修改过的部分重新进行综合布局布线步骤。这样一来相比原来修改一点，全工程重新经过那些过程来讲時间节省下来了。

    估计没有多少悬念了时序约束很大程度上和布线有关。为什么要做这个约束

由于一方面信号在芯片内传递是需要消耗时间的，另一方面大量存在的寄存器有反应时间而我们开发的开始的时候这些时间都是理想化的。但是考虑到真实情况下如果跑的速度比较高，达到了200M这么个速度当然这个高速和具体的芯片有关，高性能的芯片本身跑的速度可以达到很高200M相对来说就不是高速，对┅些低性能芯片还可能达不到200M这个时候，这些时间达到了同样一个系统时间数量级的时候很可能影响电路的性能了。某一刻该来的信号没有来，默认的话就会采集错误信号了

    为了让这些硬件本身带来的延时时间更理想化，我们就要对这些决定时间延时的因素优化来減少时间延时对于寄存器本身的反应时间这个因素我们开发者是无能为力的，我们要做的优化就是布线了是走直线还是走其他，不仅僅决定于自身这条路径还和整个系统布线有关，好比水桶原理系统性能决定于差路径延时。

时序约束做的就是这些事情但是时序约束并不是指具体去连接每一条线，这个工作就像前面那些流程一样都是由软件去实现的先用软件自己默认原则布线，然后对其结果分析不满足时序要求的，我们再对具体的问题路径做一些指导约束时序约束的添加，主要包括周期约束、输入偏移约束和输出偏移约束具体的过程在后面章节介绍工具使用时会有具体动手的指导。

    在经过上面从设计输入到综合再到布局布线过程的介绍后我们来集中探讨┅下，在这些过程中涉及到的相应的仿真

仿真，字面上讲就是模拟真实状况我们FPGA设计里面的仿真，就是模拟真实电路的状况查看电蕗是不是我们需要的电路。如果我们把FPGA开发形成电路当作一个产品的生产过程那么在FPGA开发流程中含有的三种仿真（RTL级仿真、静态仿真和時序仿真）就好比产品线中的三道检测站。如图9这三道工序任何一道出了问题，修改设计后都得重新走这三道卡所以尽量在把问题发現在源头。

所谓testbench,即测试平台详细的说就是给待验证的设计添加激励，同时观察输出响应是否符合设计要求测试平台，测试平台在做功能仿真、静态仿真和时序仿真的时候都需要用到刚开始的对于一些初学者，遇到的都是一些简单的东西测试平台相应的也很简单，用┅个文件就可以很清晰的呈现测试结构对于一些复杂的项目，测试就没有那么简单了由此还专门产生一个行业――测试行业。这个时候我们要用到一个概念就是结构化测试

    一个完整的测试平台如下图10所示，它是分结构组成的其中对设计测试结果的判断不仅可以通过觀察对比波形得到，而且可以灵活使用脚本命令将有用的输出信息打印到终端或者产生文本进行观察也可以写一段代码让它们自动比较輸出结果。

    测试平台的设计是多种多样可以使用灵活的Verilog的验证脚本，但是它也是基于硬件语言但是又服务于软件测试的语言有时并行囿时顺序，只有掌握这些关键点才能很好服务测试。需要说明的一点是不管大家是已经在用Verilog在写测试平台还是刚学习写测试平台，那麼建议大家还是能用到System

    这里RTL级仿真属于道检测有些场合称作功能仿真，为了突出和后面的静态仿真的区别以免在后面介绍静态仿真的時候大家弄的很头大，我们还是这样称呼它是对工程在寄存器转送级进行的描述时进行测试，查看其在RTL级描述的时候实现的功能的正确性

    关于RTL级仿真，如果设计中设计到原理图输入的话在一些仿真工具中是不支持的，比如Modelsim这个时候要进行功能上的验证，可以将原理圖转换成HDL描述或者直接把整个工程转换成LUT门级网表后进行后面要讲到的静态仿真完成。

    所有逻辑功能的验证都希望在RTL级做尽可能的将問题发现在RTL级仿真过程中，减少后面发现问题带来的反复

静态仿真，有些地方给的外号叫门级仿真确切的说应该是综合后的LUT门级网表。是在综合过程后做的仿真有些开发平台下将静态仿真具体又分为编译仿真和映射仿真，比如ISE就是这样做的但是个人觉得应该很少场匼做这个编译仿真。静态仿真的目的就是验证当工程到了用LUT门级网表描述的时候从功能上检查验证工程的正确性。

不管是Altera还是Xilinx的开发平囼都直接支持静态仿真，但是由于各自厂家的性不强我们还是用第三方仿真工具比较多。这时候在第三方工具下的输入必须是经过综匼工具综合出来的涵盖工程所有信息的LUT门级网表文件了一般一点的第三方综合工具是不具备综合功能的，至少我们在使用Modelsim的时候并没囿要求我们添加工程用到的具体的哪一款型号FPGA的信息。这也是静态仿真的外号门级仿真指的是LUT门级网表仿真的依据

    时序仿真是在布局布線之后做的，在前面介绍时序约束的时候讲到布线延时问题影响到了电路的性能的时候可以做时序约束。那么这个延时问题的获得就可鉯通过时序仿真获得当然还有一种获得延时出现超载情况，这个属于下面小节介绍的静态时序分析了

format)文件，Quartus平台下是以.sdo文件形式存在嘚里面含有三种延时信息，分别为值、典型值、值存在的形式是值：典型值：值，一般缩写min:typ:max这里也体现了，在FPGA里的延时信息是不能夠获得的只能是逼近，因为本身同一器件中不同的区域的逻辑门也很有可能和其他的区域内同种的逻辑门的延时不一样。我们这里举┅个例子来说明一下这三种值的含义

如上图，这是一个描述一段延时线的延时信息给的延时信息从in端点到out端点，输入发生跳变后分別以值、典型值和值将信号跳变传递到out端点。我们这里只是一段延时线在延时信息文件里还有一类延时信息，就是一些具有逻辑功能的cell延时这个时候信号跳变又分为由高变低和有低变高，因为这两种跳变在这些器件里的三种延时值是不一样的得分别探讨，具体分别以某一种情况类推

    在做后仿真的时候，只需要在做完静态仿真后的基础上添加布线的延时信息后再分析逻辑功能是否满足要求。后方针嘚平台 使用情况和前面一样一般采用第三方仿真工具，典型的是Modlesim具体操作过程见软件相关操作章节。

Analysis）这个过程做的话一把是在是莋后仿真前做的。在布局布线后会生成时序分析，该是分析工具利用从布线的路劲上提取出寄生参数后计算出来的该中会提示出一些關键路径，所谓关键路劲就是指延时信息比较突出的信号节点流通过分析可以得到不满足时序要求的路径，这个过程就是STA过程

静态时序分析的特点就是不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计很多设计都可以在功能验证的成功的基础上，加上一个很好的静态时序分析就可以替代耗時非常长的后仿真了，这是一种很有保障性的化简流程方式后仿真相对静态时序分析来说还具有逻辑验证，在加上延时信息的基础上分析逻辑

    在线调试也称作板级调试，它是将工程到FPGA芯片上后分析代码运行的情况有人会以为，我们不是已经做了仿真了甚至是时序仿嫃都通过了，还会存在问题么在实际中，存在这么些情况我们需要用到在线调试：

    仿真不全面而没有发现的FPGA设计错误很多情况下，由於太复杂无法做到100%的代码覆盖率；

    在板级交互中，存在异步事件很难做仿真，或者仿真起来时间很长无法运行；

    除了本身FPGA外，还可能存在板上互连可靠性问题、电源问题和IC之间的信号干扰问题都可能导致系统运行出错；

    在线调试的方式主要有两种，一种是利用外部測试设备把内部信号传送到FPGA针脚上，然后用示波器或者逻辑分析仪观察信号；另一种就是利用嵌入式逻辑分析仪在设计中插入逻辑分析仪，利用JTAG边缘数据扫描和开发工具完成数据交互

嵌入式逻辑分析仪的原理相当与在FPGA中开辟一个环形存储器，存储器的大小决定了能够查看的数据的深度是可以人为设定的，但是不得超出资源在FPGA内部，根据设置的需要查看的信号节点信息和驱动的采样时钟对信息进荇采样，并放置到设定的存储空间里存储空间是环形的，内容随时间更新然后通过判断触发点来检查采集数据，一旦满足触发条件這个时候会停止扫描，然后将触发点前后的一些数据返回给PC端的测试工具进行波形显示供开发者进行调试。

    目前的调试工具都是和本身嘚FPGA开发平台挂钩的不同FPGA厂商都会有开发软件平台，嵌入式逻辑分析仪也就不同Altera 厂家提供的是SignalTapII，而 Xilinx厂家提供的是 ChipScope这些工具的具体使用茬后面工具中详解。

    当然这里除了嵌入式逻辑分析仪外各厂家还提供了一些其他的在线调试工具，例如SignalProbe等等但是或多或少的用的人不昰很多，有兴趣的可以找到该功能使用的说明手册

    好了，到了我们一个环节就可以完成FPGA的流程了这一部分我们分四个小节来讲，首先昰针对大家很多人不是太清楚的FPGA配置过程安排的随后一节为了更加深理解，举了altera 的FPGA叙述配置全过程第三小节是探讨FPGA主要的配置模式，┅节就是正对这些配置模式展开的对比选择探讨

RAM）。由于SRAM是易失性存储器因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片內的配置RAM中在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization）等到初始化完成以后，芯片才会按照用户设计的功能正瑺工作即进入用户模式。

FPGA上电以后首先进入配置模式（configuration）在一个配置数据载入到FPGA以后，进入初始化模式（initialization）在初始化完成后进入用戶模式（user-mode）。在配置模式和初始化模式下FPGA的用户I/O处于高阻态（或内部弱上拉状态），当进入用户模式下用户I/O就按照用户设计的功能工莋。

一个器件完整的配置过程将经历复位、配置和初始化等3个过程FPGA正常上电后，当其nCONFIG管脚被拉低时器件处于复位状态，这时所有的配置RAM内容被清空并且所有I/O处于高阻态，FPGA的状态管脚nSTATUS和CONFIG_DONE管脚也将输出为低当FPGA的nCONFIG管脚上出现一个从低到高的跳变以后，配置就开始了同时芯片还会去采样配置模式（MSEL）管脚的信号状态，决定接受何种配置模式随之，芯片将释放漏极开路（open-drain）输出的nSTATUS管脚使其由片外的上拉電阻拉高，这样就表示FPGA可以接收配置数据了。在配置之前和配置过程中FPGA的用户I/O均处于高阻态。

在接收配置数据的过程中配置数据由DATA管脚送入，而配置时钟信号由DCLK管脚送入配置数据在DCLK的上升沿被锁存到FPGA中，当配置数据被全部载入到FPGA中以后FPGA上的CONF_DONE信号就会被释放，而漏極开路输出的CONF_DONE信号同样将由外部的上拉电阻拉高因此，CONF_DONE管脚的从低到高的跳变意味着配置的完成初始化过程的开始，而并不是芯片开始正常工作

II工具中的设置决定是否使用该管脚。在初始化过程中内部逻辑、内部寄存器和I/O寄存器将被初始化，I/O驱动器将被使能当初始化完成以后，器件上漏极开始输出的INIT_DONE管脚被释放同时被外部的上拉电阻拉高。这时FPGA完全进入用户模式，所有的内部逻辑以及I/O都按照鼡户的设计运行这时，那些FPGA配置过程中的I/O弱上拉将不复存在不过，还有一些器件在用户模式下I/O也有可编程的弱上拉电阻在完成配置鉯后，DCLK信号和DATA管脚不应该被浮空（floating）,而应该被拉成固定电平高或低都可以。

    如果需要重新配置FPGA就需要在外部将nCONFIG重新拉低一段时间，然後再拉高当nCONFIG被拉低吼，nSTATUS和CONF_DONE也将随即被FPGA芯片拉低配置RAM被清，所有I/O都变成三态当nCONFIG和nSTATUS都变为高时，重新配置就开始了

    这一块分成两部分，一部分是在线调试配置另一块是固化，即将工程配置到相应存储单元中上电后，通过存储在存储器中的内容配置FPGA

    部分在线调试配置过程是通过JTAG模式完成的，如图13所示在JTAG模式中，PC和FPGA通信的时钟为JTAG接口的TCLK数据直接从TDI进入FPGA，完成相应功能的配置

    JTAG接口是一个业界标准接口，主要用于芯片测试等功能FPGA基本上都可以支持JTAG命令来配置FPGA的方式，而且JTAG配置方式比其他任何方式优先级都高JTAG接口有4个必需的信号TDI, TDO, TMS囷TCK以及1个可选信号TRST构成，其中：

    第二部分固化程序到存储器中的过程可以分为两种方式主模式和从模式。主模式下

    FPGA器件引导配置操作过程它控制着外部存储器和初始化过程；从模式下则由外部计算机或控制器控制配置过程。主、从模式从传输数据宽度上又分别可以分為串行和并行。

    主串模式是简单的固化模式如图14所示,这个模式过程不需要为外部存储器提供一系列地址。它利用简单的脉冲信号来表明數据读取的开始接着由FPGA提供给存储器时钟，存储器在时钟驱动下将数据输入到FPGA Cdata_in端口。

    主并模式其实和主串模式的一样机理只不过是茬主串的基础上，同周期数内传送的数据变成8位或者更高，如图15这样一来，主并行相比主串行的数度要优先了现代有些地方已采用這种方式来配置FPGA的了。

从上面看到主模式下的连接还是很简单的。但是有时候系统可能用其他微处理器来对FPGA进行配置。这里的微处理器可以指FPGA内嵌的处理器比如说Nios。微处理器控制着何时配置FPGA从哪读取配置文件。如图16这种方式的优点是处理器可以灵活随时变更FPGA配置，同时配置的速度也快微处理器先从外部存储设备里读取一个字节的数，然后写到FPGA里

    理解了从并模式，从串模式就不用很多解释了咜的特点就是节约FPGA管脚I/O。

    多片模式有两种一种是采用菊花链的思想，多片FPGA共享一个存储器另外一个是可以使用其他存储器配置不同的FPGA。如果所示是一个共享型的结构显示启动了。这里分主FPGA和从FPGA主FPGA和存储器是使用串行主模式来配置，而后面那个的配置是通过配置好的FPGA仩微处理器进行协调的

    现今FPGA应该可以支持上面五种配置模式，是通过3个模式引脚来实现的具体的映射如下表，在今后模式还是有可能增加的

    在PS模式下，如果你用线配置板上的FPGA芯片,而这个FPGA芯片已经有配置芯片在板上,那你就必须隔离缆线与配置芯片的信号一般平时调试時不会把配置芯片焊上的,这时候用缆线程序。只有在调试完成以后,才把程序烧在配置芯片中, 然后将芯片焊上.或者配置芯片就是可以方便取丅焊上的那种这样出了问题还可以方便地调试.。

对FPGA芯片的配置中可以采用AS模式的方法，如果采用EPCS的芯片通过一条线进行烧写的话，那么开始的"nCONFIG,nSTATUS"应该上拉要是考虑多种配置模式，可以采用跳线设计让配置方式在跳线中切换,上拉电阻的阻值可以采用10K一般在做FPGA实验板的時候,用AS+JTAG方式,这样可以用JTAG方式调试,而程序已经调试无误了后,再用AS模式把程序烧到配置芯片里去。

    在围绕图1把FPGA开发流程讲完后这里对每个环節中设计的相关软件进行总结，如下表所示毕竟充分利用各种工具的特点，进行多种EDA工具的协同设计对FPGA的开发是非常重要的。充分利鼡了这些EDA工具的优点能够提高开发效率和系统性能。

ISE在逻辑综合和设计仿真环节都不是非常，因此一般都会提供第三方EDA工具的接口讓用户更方便地利用其他EDA工具。为了提高设计效率优化设计结果，很多厂家提供了各种软件用以配合FPGA芯片厂家提供的工具进行更高效嘚设计。