刚开始学modelsim,编译有错：Illegal reference to net &quot 转义;y&quot 转义;.

来源：蜘蛛抓取(WebSpider) 时间：2015-04-06 13:51 标签： make reference to
verilog编程的问题。。急求大神帮助啊_百度知道
verilog编程的问题。。急求大神帮助啊
next_pc = n_
npc .我明明定义了的啊,
&#47。而且看网上有人说if和case只能用在always中;
endmodule总有错误;
lshift[31。而且我也没有设置clk的端口;
[29;&lt。;zuo yi liang wei
n_pc = npc + 1 :0]&#47:0]&
lshift[31:16] = 0 ;;
if( branch && zero )
lshift[15。;
[29;2 ;&#47:0]
[15，该怎么办呢;dout&quot, branch:0] = imm[15, next_pc )。;
n_pc = npc + 30'&#47。:0]
imm ：Illegal reference to net &quot，但是我这个module里面用不到always啊:0]:0]
next_pc = n_pc + lshift 。
;= dm[addr] ;这句这错误是处在dout &lt
提问者采纳
时序逻辑要有时钟驱动？放在哪儿;2
，只能叫做截取！
lshift[31，才有左移;&lt。组合逻辑要左移:0]&lt？要记住吗？没有reg怎么记住；
是什么意思？左移你搞不清组合逻辑与时许逻辑
提问者评价
e..纯新手。。
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那你就不要用if
用 组合逻辑，你这弄得时许逻辑，没有时钟怎么跑。
在always外用组合逻辑 定义为wire型
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出门在外也不愁Modelsim中编译HDL语言只给出有错，从哪儿具体查看错误信息？-中国学网-中国IT综合门户网站
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Modelsim中编译HDL语言只给出有错，从哪儿具体查看错误信息？
转载 编辑：李强
为了帮助网友解决“Modelsim中编译HDL语言只给出有”相关的问题，中国学网通过互联网对“Modelsim中编译HDL语言只给出有”相关的解决方案进行了整理,用户详细问题包括:RT,我想知道:Modelsim中编译HDL语言只给出有错，从哪儿具体查看错误信息？，具体解决方案如下：解决方案1：有具体错误信息的，就在下面的状态栏里，可以双击查看。解决方案2：双击那个差号就行了通过对数据库的索引,我们还为您准备了：有具体错误信息的,就在下面的状态栏里,可以双击查看。===========================================如果你使用的是10.0版本的话,软件是不自带仿真器的,血药借用modelsim来仿真 HDL设计的一般步骤是: 程序输入-编译-仿真-综合-适配-下载===========================================语言,适合写测试文件。 我在网上看了一下,你是参考的《基于Verilog HDL设计的多功能... 你贴的这部分代码是modelsim调用的仿真测试文件,不是用来综合的。 文献中"测试模块...=========================================== 1.直接8选1; 2.片选两个4选1; 3.选两个7选14.选两个6选1;就ok了===========================================如果只是仿真的话,可以使用如果要对程序进行编译、综合、烧写且调试的话... 网上都可以下到相关的安装软件。 verilog hdl是一种硬件描述语言,跟C语言有点像,比...===========================================以此类推 你说的技巧。。还是编译器的问题。我常用的vim.ultra edit也有很多人用。方便你对一个端口进行追踪查询。必备啊。千万别用QUARTUS或者MODELSIM编译器去看...=========================================== Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术...===========================================II IDE就是ALTERA为了让用户编写这个CPU的程序而发布的集成编译环境,编译语言一... 安装QUARTUSII都会带Nios II IDE。 modelsim是一个第三方软件商提供的FPGA仿真软...===========================================这样说也不知道是啥问题啊。不过据我所知,Modelsim是不支持混合编程的,就连verilog和VHDL也不能同时编译,更别说图形化输入的模块用HDL语言来测试了。===========================================ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl&#4...===========================================
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wire [7:0]
initial begin
#10 clk=1;din=8*b;
#10 clk=0;din=8*b0110100;
#15 clk=1;din=8*b;
#5 clk=0;din=8*b;
ask testask(q,din);endmodule
** Error: C:/altera/12.1/modelsim_ase/testask.v(7): (vlog-2110) Illegal reference to net &din&.** Error: C:/altera/12.1/modelsim_ase/testask.v(8): (vlog-2110) Illegal reference to net &din&.** Error: C:/altera/12.1/modelsim_ase/testask.v(9): (vlog-2110) Illegal reference to net &din&.** Error: C:/altera/12.1/modelsim_ase/testask.v(10): (vlog-2110) Illegal reference to net &din&.
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为兴趣而生，贴吧更懂你。或刚开始学modelsim，编译通不过，提示是Illegal reference to net &c&. 程序如下：_百度知道
刚开始学modelsim，编译通不过，提示是Illegal reference to net &c&. 程序如下：
=a[30module Small_Alu (clk,b,reset:0] c,a,c);
output [7,b;
always @(posedge clk)
input [31:0] a:23]-b[30:23]
提问者采纳
utput [7; verilog里一般不声明输出类型的话
默认是wire型的如果你想在输出处寄存一下:0]
output reg [7:0] c：比如使用always语句
提问者评价
非常感谢^^
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