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历史上的今天
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blogTitle:'PCB设计问题汇总（一）',
blogAbstract:'
1.原理图常见错误：
（1）ERC报告管脚没有接入信号：
a. 创建封装时给管脚定义了I/O属性；
b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；
c. 创建元件时pin方向反向，必须非pin name端连线。
（2）元件跑到图纸界外：没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
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当前位置： 》
》 》于博士:信号完整性工程设计
（课程编号：）
信号完整性工程设计
《信号完整性工程设计》内容提示
本课程重点讲解了信号完整性工程设计原理，帮助电子行业工程技术人员提高在PCB布线和信号分析方面的专业技能，为企业培养优秀的SI工程师，提高产品质量和可靠性，增强产品在国内国际的市场竞争力。
《信号完整性工程设计》培训目标
实战应用、真正解决问题，方便落实！明白为什么，更清楚怎么做！通过本课程的学习你可以在硬件设计，硬件测试，PCB设计，SI设计，PI设计等方面的能力有质的飞跃，本课程的内容帮助你成为业界顶尖的工程
《信号完整性工程设计》课程大纲
招生对象硬件设计工程师，硬件测试工程师，PCB设计工程师，EMC工程师，PI工程师，SI工程师，项目经理，技术支持工程师，研发主管,研发总监,研发经理,测试经理,系统测试工程师课程介绍本课程重点讲解了信号完整性工程设计原理，帮助电子行业工程技术人员提高在PCB布线和信号分析方面的专业技能，为企业培养优秀的SI工程师，提高产品质量和可靠性，增强产品在国内国际的市场竞争力。本课程重点不是“书本上的理论”，而是“工程中该怎么做、为什么这样做”。既要了解“这个地方有这个问题”，又要知道“这个问题工程上这样处理”。紧扣工程设计讲解关键知识点，拒绝枯燥的理论堆积，实用为主,直观形象，便于工程师接受。104个知识要点 18条有用的经验法则40条提高设计成功率的良好习惯 28个工程直通车项目 实际工程问题接连展现，涵盖对工程设计至关重要的要点，一切为了工程设计！课程收益实战应用、真正解决问题，方便落实！明白为什么，更清楚怎么做！通过本课程的学习你可以在硬件设计，硬件测试，PCB设计，SI设计，PI设计等方面的能力有质的飞跃，本课程的内容帮助你成为业界顶尖的工程师参加对象硬件设计工程师，硬件测试工程师，PCB设计工程师，EMC工程师，PI工程师，SI工程师，项目经理，技术支持工程师，研发主管,研发总监,研发经理,测试经理,系统测试工程师课程大纲《信号完整性工程设计》1、正确认识信号完整性设计 什么是信号完整性正确理解和使用带宽工程直通车：为什么分支结构本质上是带宽受限的，不适合高速传输？ 工程直通车：为什么串联端接阻值影响信号延迟？工程直通车：通道优化需要关注多大的频率范围？互连通道中会发生什么？ SI问题是怎样产生的5个常见的SI设计误区正确认识SI仿真与SI设计 知识要点本章节主要内容：从信号、通道、电源系统等角度全面介绍信号完整性问题的本质。重点澄清信号完整性工程设计过程中广泛存在的理解误区，避免在工程设计中走弯路，帮助硬件工程师在设计PCB时把握正确的方向。着重分析了信号带宽的概念，以及使用带宽时应注意的问题。2、从工程的角度理解传输线 什么是传输线、信号在走线上是怎样传输的？信号传输的电压电流表现电流环路是怎样形成的深入理解电容、电感 工程直通车：高速差分线旁边的焊盘需要处理吗？工程直通车：去耦电容怎么安装好？信号速度、传输线的延时 工程直通车：DDR：为什么同组信号要走同一层？信号感受到的阻抗与特性阻抗、影响特性阻抗的因素什么是参考平面？哪个是参考平面？ 工程直通车：6层板，怎么规划布线层？返回电流工程直通车：Gbps高速差分过孔为什么加伴随GND过孔？ 参考不同平面时的电流环路在哪？工程直通车：走线参考哪个平面好？模态与阻抗 工程直通车：差分对耦合变化的影响，松耦合还是紧耦合？损耗、趋肤效应、临近效应、表面粗糙度工程直通车：线宽有影响么？Dk、Df 指的是什么？知识要点经验法则 提高设计成功率的良好习惯本章节主要内容：本讲是信号完整性中最重要的一项基础内容，目前大多数工程设计中的不良做法都是由于对传输线理解不准确造成的。本讲没有繁琐的公式推演，着重通过最直观的方式详细阐述传输线的行为方式，包括电压、电流的表现，澄清对传输线上电压电流形成过程的理解误区。同时着重分析了以下几个对工程设计至关重要的问题：怎样判断哪个是参考平面？走线参考不同平面时回流路径是什么样的？怎样决定信号线该安排在那一个信号层？特性阻抗真正含义是什么？哪些因素影响特性阻抗？工程设计中阻抗控制应注意什么？模态和阻抗、以及这一概念在工程中的重要应用。传输线的趋肤效应、临近效应、表面粗糙度、损耗等实际问题。板材资料中常常出现的两个重要参数Dk、Df指的是什么？3、反射、端接与工程设计 反射是怎么形成的，反射规律。信号振铃是怎么形成的？信号边沿的回勾是怎样形成的？工程直通车：如何使用波形测试结果？ 容性负载对传输线阻抗的影响工程直通车：为什么变线宽？什么时候需要端接，使用哪种端接？ 工程直通车：为什么链式结构几乎不用串联端接？驱动器的输出阻抗串联端接电阻的阻值及位置 工程直通车：端接电阻可以距离驱动器多远？并联端接电阻的位置几种拓扑结构特点工程直通车：菊花链还是Fly-by？ 工程直通车：链式结构中已经端接为什么还不能解决问题？工程直通车：跨越背板的链式结构知识要点经验法则 提高设计成功率的良好习惯本章节主要内容：分析信号反射现象的成因，反射规律。着重讨论以下几项每个工程设计都会遇到的关键问题：信号振铃是怎么形成的？什么影响信号过冲的大小？边沿的回勾是怎样形成的？台阶是怎样形成的？容性负载反射规律？感性负载反射规律？什么时候需要端接？该使用哪种端接？端接电阻的阻值及位置有什么影响？各种拓扑结构对信号波形有什么影响？怎样选择拓扑结构？怎样确定驱动器的输出阻抗？4、串扰、隔离与工程设计 串扰的形成容性耦合、感性耦合、近端串扰和远端串扰边沿耦合、宽边耦合串扰对信号的影响 工程直通车：怎样预估串扰对时序的影响？工程直通车：测试评估串扰对眼图的影响，直接测试所得结 果是否可信？减小串扰的方法 工程直通车：内层走线，末端并联端接情况下的近端噪声。工程直通车：为什么内层远端噪声 几乎不 影响时序？ 工程直通车：内层走线，源端串联端接情况下的远端噪声那些地方应关注串扰蛇形走线保护地线 工程直通车：注意隐藏的风险，未处理的铺铜。知识要点经验法则 提高设计成功率的良好习惯本章节主要内容：分析互容怎样引入串扰，互感怎样引入串扰。总的串扰噪声有什么特点。表层走线和内层走线串扰有何不同？同层间串扰、不同层之间串扰有何不同？串扰对信号有哪些影响？串扰对时序有什么影响？怎样估计串扰会吃掉多少时序？哪些措施可以减小串扰？工程设计中应重点关注哪些地方？蛇形线不同绕法有什么区别？怎样绕蛇形线？保护地线该怎么用？PCB设计中的一些容易忽略的细节。5、走线跨分割及工程解决方法 跨分割的潜在问题跨分割的反射和串扰表层 vs 内层跨分割与腔体谐振跨分割回流与PDN 工程直通车：怎样设计层叠工程直通车：避免不必要的跨分割知识要点 提高设计成功率的良好习惯本章节主要内容：重点分析以下几个实际问题：跨分割会产生哪些问题？跨分割最大的影响是什么？表层走线跨分割和内层走线跨分割有什么性能差别？什么样的电源（PDN）系统可以减小跨分割的影响？工程设计中不得不跨分割时该怎么办？怎样利用层叠结构来减小跨分割的影响？怎样规划走线层减小跨分割的影响？6、差分互连---怎样设计差分对 差分传输原理差分对中的模态转换差分对中的阻抗参数怎样确定差分对的线宽线距差分对的反射、端接、串扰 等长还是等距差分对的返回电流差分对设计原则工程直通车：消除人为的不对称知识要点 提高设计成功率的良好习惯本章节主要内容：重点介绍差分对设计的工程处理方法，澄清广泛流传的不良设计和认识误区。详细阐述模态转换这个被忽略但对设计至关重要的问题。介绍差分对中的阻抗参数，怎样使用奇模阻抗、偶模阻抗。差分对线宽线距怎么定？差分对怎样端接，不同端接方式有什么区别？不等长和不等距那个影响更大？怎样确定需要多少mil等长？做等长时在哪个位置绕线？差分线Layout时要注意的一些细节问题。7、电源完整性与工程设计 电源分配系统（PDN）两大功能理解去耦原理目标阻抗设计方法电容的特性、电容的并联影响谐振峰的因素 去耦电容网络的工程设计方法去耦频率范围问题电容的安装电源的划分直流压降 磁珠滤波：怎样选磁珠和电容知识要点 提高设计成功率的良好习惯本章节主要内容：介绍电源分配系统（PDN）两大功能。分析目标阻抗设计方法。详细介绍怎样选择去耦电容网络的电容值，给出3中常用的去耦电容网络配置方法，并比较几种方法性能有什么不同。详细分析磁珠滤波网络的特征。怎样选择磁珠大小？怎样选择磁珠后面的电容容值？磁珠滤波网络选型时应注意什么？磁珠滤波后的电源Layout时注意什么？直流压降分析，怎样解决直流压降过大问题？8、交流答疑
培训师介绍
多年大型企业工作经历，目前专注于为企业提供信号完整性设计咨询服务，现为北京中鼎畅讯科技有限公司总经理，首席咨询师。拥有《信号完整性揭秘--于博士SI设计手记》 《Cadence SPB15.7 工程实例入门》等多本学术及工程技术专著。录制的《Cadence SPB15.7 快速入门视频教程（60集）》深受硬件工程师欢迎。
近15年的高速电路设计经验，专注于高速电路信号完整性系统化设计，多年来设计的电路板最高达到28层，信号速率超过12Gbps，单板内单电压轨道电流最大达到70安培，电路板类型包括业务板卡、大型背板、测试夹具、工装测试板等等，在多个大型项目中对技术方案和技术手段进行把关决策，在高速电路信号完整性设计方面积累了丰富的经验。
曾主讲数十场信号完整性设计、信号完整性仿真等课程。曾为HP，Rothenberger，Micron，东芝，Amphenol，Silan，Siemens，联想，中兴，浪潮，方正，海信，中电38所，中电36所，京东方，中航613所，北京微视，上海国核自仪，航天2院25所，中科院微电子所，上海先锋商泰，无锡云动，厦门飞华环保等多家企业及科研院所提供咨询及培训服务。公开课及内训企业覆盖了通信电子、医疗器械、工业控制、汽车电子、电力电子、雷达、导航、消费电子、核工业等多个行业
信号完整性工程设计、
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Allegro平台下高速高密度设计方法
Allegro平台下高速高密度设计方法
15:12:27&&作者：上海东好科技发展有限公司 王战义&&来源：
系统公司受半导体行业所提供新设备和设计方法学的影响，通常会面临更多挑战：例如越来越小球栅阵列封装(BGAs)的管脚间距和越来越多的管脚数量。此外......
　　系统公司受半导体行业所提供新设备和设计方法学的影响，通常会面临更多挑战：例如越来越小球栅阵列封装(BGAs)的管脚间距和越来越多的管脚数量。此外，新设备还会使用不断更新的标准化接口(如DDR3、DDR4、PCIExpressGen3和USB3.0等)，需要学习新的方法，才能将它们在PCB板上实现。在技术复杂性提高的同时，企业还希望其产品实现差异化、缩短产品上市时间，且使产品价格更低、功能更多、尺寸更小。因此，许多企业现在都将业务外包到成本较低的地区或与当地的企业合作。为应对产品设计中的复杂性，PCB设计师需要能为他们解决技术难题和设计方法学难题的解决方案。
　　一、CadenceAllegroPCB
　　AllegroPCBDesigner是一个可扩展的、经过验证的PCB设计环境，能在解决技术和方法学难题的同时，使设计周期更短且可预测。该PCB设计解决方案以基础设计工具包加可选功能的组合形式提供，包含了产生PCB设计所需的全部工具，以及一个完全一体化的设计流程。基础设计工具包AllegroPCBDesigner包含一个通用和统一的约束管理解决方案、PCBEditor、自动/交互式的布线器以及与制造和机械CAD的接口。PCBEditor提供了一个完整的布局布线环境——从基本的平面规划、布局、布线到布局复制、高级互连规划，能够适应从简单到复杂的各种PCB设计，如图1所示。
　　优势包括如下。
　　(1)提供一个经实践证明的、可扩展的、低成本高成效的PCB设计解决方案，并可根据需要自由选择基础设计工具包加可选功能的组合形式。
　　(2)通过约束驱动式PCB设计流程避免不必要的重复。
　　(3)支持如下规则，如物理、间距、制造、装配和测试的设计(DFx)、高密度互连(HDI)及电气约束(高速)。
　　(4)具有通用和统一的约束管理系统，用于创建、管理和验证从前端到后端的约束。
(5)兼容第三方应用程序的开放式环境，在提高效率的同时，能够提供访问其他工具的入口。
　　二、PCBEditor技术
　　1.约束驱动式PCB设计环境
　　AllegroPCBDesigner的核心是PCB编辑器，它是一个直观易用的约束驱动式环境，用于创建和编辑从简单到复杂的PCB。
　　它具有众多特性，可解决广泛的设计和制造难题。
　　(1)强大的平面规划和布局工具，包括可加速设计布局的布局复制功能。
　　(2)强大的基于形状的推挤、紧贴交互式编辑，在建立高效互连设计环境的同时，还能实时、提醒式显示长度和时序余量。
　　(3)动态覆铜能力可在布局和布线反复过程中提供实时“梨地”功能和自动愈合功能。
　　该PCB编辑器还能生成一整套光绘、裸板制造和测试输出数据，包括Gerber274x、NCdrill及各种形式的裸板测试数据。
　　2.约束管理
　　约束管理系统可实时显示物理规则/间距规则、高速规则及其状态(基于设计的当前状态)，并且在整个设计过程的所有阶段均可提供。各工作表提供电子表格式的界面，使用户可以以分层的方式规定、管理和验证不同的规则。通过这种强大的应用，设计师们能将约束集创建为图形式拓扑，并进行编辑和查看，这些图形式拓扑可作为理想的实现策略的电子蓝图。它们一旦存在于数据库，约束即可针对受约束信号驱动布局布线过程。
约束管理系统与PCB编辑器完美集成，可随着设计过程的前进对约束进行实时的验证。以图2为例，验证的结果以图形化显示约束是否通过(绿色表示通过，红色表示未通过)。这种方法可以使设计师立即在电子表格中看到设计过程以及所做设计更改的影响。
　3.平面规划与布局
　　PCB设计解决方案的约束和规则驱动式方法学，包括一套强大和灵活的、交互式和自动化的布局功能。在设计开始或平面规划过程中，工程师或设计师可将元件或子电路分配给特定的“区域”。可以通过元件位号、元件封装/管脚类型、相关网络名、元件号或原理图页编号对元件进行过滤和筛选。
　　现在组成电路板的元件有数千之多，因此精确管理至关重要。实时装配分析和反馈有助于这种管理——根据企业或EMS的规定对元件进行布局，从而帮助设计师提高效率。动态面向装配设计(DFA)驱动式布局在交互式元件布局过程中，能够提供实时的封装到封装间距检查(图2)。基于二维封装电子表格阵列，可以实时反馈并提供最小间隙要求。根据封装的边到边、边到端，设计师可同时布局器件，以达到最佳可布线性、可制造性及信号时序。
　　4.布局复制
　　AllegroPCBDesigner中出色的布局复制技术，使用户能够在设计中快速布局布线多个相似的电路。用户可以使用一个可用于设计内其他实例的已布局布线电路实例作为模板。已保存布局模板还可用于使用相似电路的其他设计。复制布局时，用户可以从顶层到底层翻转或镜像电路。当电路被从顶层移动到底层时，所有相关布线层，包括埋盲孔，都会被映射到正确的层。
　　5.显示和可视化
所有PCBEditor产品均内置三维查看器。该三维环境支持数个过滤选项、相机视图、实心、透明和线框等图形显示选项，以及用于平移、缩放和旋转显示内容的鼠标驱动式控件。三维视图还支持复杂孔结构或电路板绝缘层部分的显示。使用命令行可打开多个显示窗口，可以捕获三维图像并保存为JPEG格式。内置三维查看器允许通过平移、缩放、旋转对电路板某部分或复杂通道结构进行检查，减少同机械设计团队或PCB装配企业的重复工作，同时避免引入错误，如图3所示。
　　翻转电路板功能将设计围绕其Y轴“翻转”，在线路板中翻转设计数据库。这种“翻转”重新组织设计的显示方式，使原来的从顶部至底部显示变为从底部至顶部。对于在实验室调试电路板的硬件工程师或制造车间的装配/测试工程师来说，从CAD系统内部有一个真正的底侧视图是非常重要的。翻转电路板不仅限于查看用途，处于该模式时还能进行设计编辑。
　　6.交互式布线功能
　　PCB编辑器的布线功能提供的强大的、交互式功能，在提供最大化布线效率的同时保持用户对全局的控制。实时的基于形状的、任何角度的推挤布线使用户可以在“推挤优先”、“hug-preferred”或“hug-only”模式间选择。
　　在布线过程中，设计师可实时、图形化地查看对于具有高速约束的互连，还剩下多少时序裕量。交互式布线还能对具有高速长度或延迟约束的网络，实现多条网络的成组布线及交互式微调。
　　7.多线路布线
多线路布线允许用户将多条线路作为PCB上的一组快速布线。配合“紧贴轮廓”选项，该工具能帮助设计师在刚性-柔性设计的柔性部分上面布置多条线路，时间仅需数分钟而传统的一次一条布线的方式则需要数小时来完成。紧贴轮廓选项确保布线时可以紧贴柔性设计部分的轮廓曲线(图4)。
　　8.PCB制造
　　能生成一整套光绘、裸板制造和测试数据，包括Gerber274x、NCdrill及各种形式的裸板测试数据。更重要的是，通过包含ValorUniversalViewer的ValorODB++接口，　Cadence支持业界向无Gerber制造的趋势方向发展。ODB++数据格式可以创建精确可靠的制造数据，从而实现高品质的无Gerber制造。
　　三、高速设计
　　对DDR3、DDR4、PCIExpress和USB3.0等标准化高速接口越来越多的使用，带来了一整套的实现PCB时必须遵守的约束规则。
　　通过其高速选件，AllegroPCBDesigner可以快速、简单地实现并遵守高速接口的约束条件。
　　它提供了多方面的电气规则，确保PCB设计符合高速接口的规范。此外，它还可以使用公式(Formulas)和扩展约束规则。
　　四、小型化
　　1.约束驱动式HDI设计流程
随着BGA管脚间距减少至1~0.8mm以下，或低于0.65mm、0.5mm管脚间距——用户被迫使用通过高密度互连(HDI)来实现的一种表面积层PCB技术。
虽然小型化在许多细分市场未必是首要目标，但向表面积层技术的转型对扇出BGA却是必要的——特别是当它在每一侧都有3~4排管脚的时候。
　　Allegro PCB Designer可通过其小型化选件提供经验证的约束驱动式HDI设计流程及一套全面的设计规则，可被用于各种类型的HDI设计，从厚模的bulid up层/核心的组合到完全的Build-up技术流程，如任意层过孔技术(ALIVH)。
　　此外，它还包含自动添加HDI的功能，可缩短创建一个正确结构的设计的时间。
　　2.埋入式元件
　　缩减最终产品尺寸可通过许多不同的途径来完成。PCB设计师目前采取的一种方法是将已封装元件埋入内部各层。AllegroPCBDesigner通过其小型化选件提供约束驱动式嵌入式元件布局和布线，既支持传统的直接安装，也支持新的间接安装方法。此外，它还能创建和管理各层上指定给嵌入式元件的腔体。
　　五、设计规划与布线
　　受总线互连支配的高度约束、高密度的设计，可能需要花费大量时间才能完成策略规划和布线。再加上元件的密度问题、新的信号等级以及特定拓扑要求——也难怪传统CAD工具技术难以捕获设计师的特定布线意图并遵守意图。GlobalRouteEnvironment提供了捕获并遵守设计师意图的技术和方法学。通过内部互连规划架构和全局布线引擎，用户第一次就能够自然地将经验和设计意图输入理解他们意图的工具。
用户可以抽取互连数据(通过内部互连规划架构)，并快速收敛至一个解决方案，并使用全局布线引擎使其生效。互连抽取减少了系统必须处理的元件的数量——从可能的数万个减少到几百个，从而大幅减少了必须的手动操作，如图5所示。
　　使用抽取数据，通过提供数据和用户设计意图相关的
　　开放区域的可视化/空间图，可加速规划和布线过程。此时布线引擎可处理布线细节，遵守既定意图，而用户无需立即可视化并处理互连问题。对当前设计工具的大幅简化，意味着用户收敛到成功互连解决方案的过程可以比以前更快、更容易，通过提升效率来缩短设计周期，如图6所示。
　　六、模拟/RF设计
　　AllegroPCBDesigner通过其模拟/RF设计选件，可提供混合信号设计环境，从原理图到PCB设计，带反标功能，经过验证可提升高达50%的设计效率。它允许工程师在Allegro PCB设计环境中创建、整合并用数字/模拟电路更新模拟/RF/微波电路。通过丰富的PCB设计功能和强大的与RF模拟工具的接口，工程师能够从AllegroDesignAuthoring、AllegroPCBDesigner或AgilentADS启动RF设计。
　　团队协同设计功能——全球分布的设计团队越来越多，使缩短设计周期的难题雪上加霜。人工处理多用户问题的权宜措施非常耗时、缓慢并且容易出错。
　　AllegroPCBDesignPartitioning技术提供了一种多用户、并行式设计方法学，可加快上市时间、缩短版图时间。无论设计团队相距多远，并行工作于一个版图的多个设计师均可访问同一数据库。设计师可以将设计分为几个部分或区域，可以由设计团队的几个成员进行布线和编辑。设计既可通过软边界进行垂直分割(部分)，也可以水平分割(层)，所有设计师均能看到划分的部分，并更新设计视图、监控其他用户部分的状态和进度。这种分割能大幅缩短整体设计周期并加速设计过程。
　　七、PCBAutorouter技术
　　PCB自动布线技术与PCB编辑器紧密集成。通过PCB Router接口，所有设计信息和约束都自动从PCB编辑器传出。布线一旦完成，所有布线信息又自动传回PCB编辑器。设计复杂性、密度的增加和高速布线约束使人工PCB布线变得困难和耗时。复杂布线中已有困难，通过强大、自动化的技术得到了最佳解决。其经过实际验证的自动布线器包含批量布线模式，有广泛的用户自定义布线策略控制以及内置式自动化策略功能。
　　1.DFM规则驱动式自动布线
　　AllegroPCBRouter内的可制造性设计功能可以大幅提高制造成品率。制造算法提供散布功能，以基于可用空间的方式自动增加导体间隙。通过重新放置导体，在导体和管脚、导体和SMD盘以及相邻导体间产生额外空间，实现导体自动散布，帮助提高可制造性。用户在定义一系列间距值或使用默认值方面具有一定灵活性。
　　可在整个布线过程添加斜角和测试点。制造算法自动使用最佳的阻断范围，从最大值开始到最小值。测试点插入功能自动添加可测试的孔或盘，作为测试点。可以在PCB的正面、反面或正反两面检测可测试孔，支持单面和clamshell测试仪。设计师有一定的灵活度，可以选择符合其制造要求的测试点插入方法学。可以“固定”测试点，避免代价昂贵的测试仪器的调整。测试点约束条件包含测试检测表面、孔尺寸、孔格栅以及中心到中心最小距离。
　　2.高速约束驱动式自动布线
　　高速布线约束和算法可处理差分对、网络拓扑规划、时序、串扰、布线层指定以及当今高速电路所需的特殊要求。自动布线算法可智能地处理孔周围或通过孔的布线，并自动遵守预定长度或时序条件。自动网络屏蔽用于减少对噪声敏感的网络上面的噪声。不同的设计规则可能应用到不同的设计区域，例如，用户可以在设计的互连区域指定严格的间距要求，而在其他地方指定不太严格的规则。
　　八、CadencePCB信号与电源完整性
　　Cadence综合高速设计与仿真环境实现了高速数字PCB设计一体化。在设计周期的所有阶段，从简单到高级的大量功能都可以协助电子工程师设计、优化并解决与信号完整性和电源完整性相关的问题。通过约束驱动设计流程，这种特有的环境提升设计的一次设计成功率，同时降低最终产品的总成本。
　　1.CadencePCB信号与电源完整性
　　CadencePCB信号完整性(SI)与电源完整性(PDN)技术提供了一个灵活的、高性价比的前端与后端版图后的系统互连设计与分析环境。它们提供了电路板和系统级的高级分析。CadencePCBSI和PI产品与CadenceAllegroPCBDesigner和AllegroDesignAuthoring高度集成，实现端到端的约束驱动高速PCB系统设计。
　　CadencePCBSI技术能够解决设计密度越来越高、数据速率越来越快以及产品开发周期越来越短的问题，帮助设计师在整个设计过程中解决高速问题。这种方法可帮助设计团队避免设计过程后端耗时的迭代，让在实现电子性能最大化的同时，将产品总成本降到最低。它支持IBIS模型标准以及CadenceDML。
　　晶体管级模型导入向导完成原始SPICE仿真器运行前的模型校验。此外，拓扑编辑器中有体现生产容限的模型，帮助工程师提高良品率。
　　CadencePCBSI技术通过提供一个高度集成的设计与分析环境进行仿真，避免了设计数据库之间的转换。设计师可以精确解决紧缩的时序预算问题，考虑封装设计对晶粒间整体信号性能的影响。这种综合流程对设计师有着巨大的价值，他们可以轻松完成复杂高速PCB系统进行预布局与布局后期的参数提取与验证。
　　2.优点
　　(1)高度集成的设计与分析环境，避免了耗时且易错的设计转换。
　　(2)直观的预布线分析工具，通过前端到后端一致的约束管理系统实现了预布线设计验证一体化设计的方法学。
　　(3)电源的稳定性与分配通过DC和AC功率分析进行优化。
　　(4)串行链接设计法支持预布线和后布线技术，指导物理实现、筛选布线设计，并指引设计师获得适当的信号，执行快速，使用最新的业界标准IBIS-AMISerDes模型，可进行精确和详细的百万比特级仿真。
　　(5)复杂的源同步并行接口的时序预算，可以通过总线优化分析解决方案得到有效验证。
　　3.特色功能
　　(1)综合的高速设计与分析。为根除设计转换问题的风险，AllegroPCBSI与Allegro
PCBDesigner无缝集成，使约束和模型可内置于电路板设计文件之中，如图7所示。集成设计与分析系统应用于从逻辑设计编写到物理实现的多网络电子设计理念。例如，差分对和扩张网络(有一系列终端的网络)会被识别、提取，并作为原理图或布局图的电气网络进行仿真。
　SigXplorer模块集成了逻辑或物理设计工具，提供了I/O缓冲器、传输线与通路的图形化画面，这样复杂的技术就可以通过假设的方式进行修改—而不用改变实际设计。SigXplorer模块还允许工程师扫描拓扑内的多种参数，识别拓扑方案空间，然后可将其保存于约束管理系统中，并指引PCB设计师实现一次性设计成功电气承诺。I/O缓冲器可以使用很多流行的技术进行建模，包括业界标准的IBIS模型以及加密的SPICE模型。
　　(3)电源网络分析。
AllegroPCBSI同时具备DC与AC电源完整性功能。AllegroPCBSI包含静态IR压降(DC)分析技术，可检验供电系统是否提供了足够的电流用于驱动信号。这种分析会考虑到回路瓶颈的影响;密集引脚阵列封装的元件导致的纽扣状平面;电源层与接地层的迹线布线导致的可用铜线的减少。分析中还计算了连接相同网络中多个接地层的通道，结果可以在图形化的电压压降画面中查看(图9)，或者在被标记为电流接受器的任何引脚的电压降报告中查看。另外，还可以在线网的任何一点看相对和绝对压降。
　Allegro PCB PDN Analysis实现AC电源完整性，这是Allegro PCB SI的一个选件。它独特的、集成的设计与分析环境，使得供电系统的噪音定量与控制不需要再进行猜测。工程师可专注于设计，不用苦恼于CAD系统和分析引擎之间的数据转换问题。Allegro PCB PDN Analysis将可靠的技术集成到Cadence设计和分析环境中，解决高速设计中遇到的电力输送问题。
　　频率域仿真可帮助用户量化供电系统在相关频率范围中的阻抗。此外，退耦电容选择与布局的有效性可以在时域中检验，其中电压的波动可以测量与优化。
　　芯片电流分布会精确定性AllegroPCBPDNAnalysis中的目标阻抗。此外，芯片上的电容与来自封装的阻抗，或者封装与晶粒供电模型，可以被指派到电路板上二维层结构的任意位置，以执行频率或时域仿真。
　(4)串行链接设计方法学。
　　当设计师面对现今对快速数据吞吐的要求，接口的每个部分都变得更加复杂。收发器具有动态均衡与时钟和数据恢复算法，需要高级建模技术。IC封装模型的S参数必须被用于对晶粒与封装引脚之间的互连进行精确定性。PCB结构必须小心特征，这样信号损耗取决于频率的原料、与阻抗中断都会通过宽带S参数互连模型精确呈现。
　　AllegroPCBSI解决方案拥有综合的场解算器(包括2D全波FEM)，支持IBIS5.x算法模型界面(AMI)标准，用于描述SerDes信号处理，与精确分析通道建模(窄频、带宽和S参数等)。AllegroPCBSI是一种独特而精确的解决方案，面向串行链接设计与适用性测试。它结合了晶粒间精确建模的功能，同时提供大容量(数百万比特)仿真与统计分析技术，确保业界标准协议如PCIExpress和串行ATA的电子适应性。
　　多吉比特级串行链接设计应当参照前端到后端的设计流程，其中预布线分析驱动着引导物理实现的约束。该流程接着继续进行，已布线的设计被筛选，根据可能被危及、无法满足适用性规格的候选频道。这些有风险的信号可以使用大容量仿真(数百万比特)进行深入分析。
　 眼图中有适应性眼图模版以及浴缸形曲线，这都是波形图查看器的一部分，工程师可用来测量界面的适用性(图10)。使用AllegroPCBSI，工程师可以更彻底地执行串行链接分析，比起半导体和SerDes供应商提供的专用工具更高效、更彻底。
　(5)源同步总线分析法。
　　AllegroPCBSI提供了一种快速、简便的方法学，执行与源同步总线所有相关信号的后仿真分析。
它缩短了对集成/非集成片内终结器(ODT)的源同步总线有关的多种配置(读/写、活跃和闲置)进行仿真的时间。AllegroPCBSI解决方案允许信号互相关联，并保存这种与设计数据库的关联。用户可以选择执行反射分析，或者包括串扰在内的更全面的分析。通过用户定义的面向源同步总线(图11)中不同信号的降级表，AllegroPCBSI可帮助工程师减免安装与保持的余数。
　　(2)约束驱动的设计方法学。
　　CadencePCBSI技术与约束管理系统完美结合。仿真的约束可以放入电子约束集(ECset)，拓扑结构、SigXplorer也在其中。通过AllegroPCBSI的约束管理系统，这些EC集接着可以被应用于设计中的其他网络。设计师可以使用通过仿真和浏览开发的约束，实现前端到后端的约束驱动的设计流程，如图8所示。
　　4.其他功能
　　(1)估算串扰。此功能可帮助用户减少所需层数、创建串扰表、推动交互及自动布线保持串扰预算。
　　(2)设计链接(插件板或多电路板)。IC封装设计与多PCB的互连可以使用AllegroPCBSI设计链接技术进行结合，通过封装、电路板和连接器进行逐个晶粒的分析。
　　(3)EMI分析与规则检查。单个或耦合网络的EMI仿真与全面的规则检查引擎、EMControl，可帮助工程师进行EM适用性设计。
　　(4)模型完整性。用户可以使用便利的编辑环境创建、操作与检验模型。支持IBIS、Spectre、Mentor/QuadXTK和SynopsysHSPICE(需要HSPICE仿真器与授权，AllegroPCBSI中不含此功能)。
　　(5)资源库。访问cadence主页可以看到全面的技术论文库、design-inIP(如PCIExpress和DDR2)以及演示视频(产品与解决方案→PCBDesign→资源库)。
　　(6)MentorBoardStation流程。一个双向界面，使用MentorBoardStation可在AllegroPCBSI内部进行分析与布线，最后结果将反馈到MentorBoardStation环境，这样就可以保留现有的生产输出流程。
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