&&&&几种基本触发器之间的转换
几种基本触发器之间的转换
触发器按功能分有RS、JK、D、T、T’五种类型，但最常见的集成触发器是JK触发器和D触发器。T、T’触发器没有集成产品，如需要时，可用其他触发器转换成T或T’触发器。JK触发器与D触发器之间的功能也是可以互相转换的。实际生产得出大器多为JK触发器和D触发器，由JK触发器和D触发器可构成其类型的触发器。
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> 第5章 触 发 器
第6节 各类触发器的转换
在前面介绍的RS、JK、D和T触发器中，RS触发器是基本触发器，其他三种触发器是在RS触发器基础上发展而来的，RS触发器使用时有约束条件的限制；JK的逻辑功能最完善；D触发器具有单端输入、使用方便的优点；T触发器具有受控计数的功能。这四种触发器各有特点，它们之间可以相互转换。
5.6.1& JK触发器转换为其他触发器
JK触发器可以转换为RS触发器、D触发器、T触发器、触发器。下面分别说明它们之间的转换问题。
(1) JK触发器转换为RS触发器
根据（5.2.2）式可知高电平有效的RS触发器的特性方程为
&&&&&& 根据（5.3.1）式可知JK触发器的特性方程为
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
&&&&&& 为了将JK触发器转换为RS触发器，实现RS触发器的逻辑功能，需将RS触发器特性方程作相应的变换，和JK触发器的特性方程比较，找到J、K输入端应作什么样的变化。则：
&&&&&&&&&&& &&&&&&&&&&（5.6.1）
&&&&&& 将（5.6.1）式与JK触发器的特性方程的相比较，可得
,& &&&&&&&&&&&&&&&&&&&&&&（5.6.2）
结合约束条件RS = 0，代入上式
&&&&&&& &&&&&&&&&&&&&&（5.6.3）
&&&&&& 所以，根据（5.6.2）与（5.6.3）式可以作出JK触发器转换为RS触发器的逻辑电路，如图5.6.1所示。
(2) JK触发器转换为D触发器
根据(5.4.1)式可知D触发器的特性方程为
根据(5.3.1)式可知JK触发器的特性方程为
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
&&&&&& 为了将JK触发器转换为D触发器，实现D触发器的逻辑功能，需将D触发器特性方程作相应的变换，和JK触发器的特性方程比较，找到J、K输入端应作什么样的变化。则：
&&&&&&&&&&& &&&&&&&&&&&&&&&&&&&&&&&(5.6.4)
&&&&&& 将（5.6.4）式与和JK触发器的特性方程的相比较，可得
,& &&&&&&&&&&&&&&&&&&&&&&&&&(5.6.5)
&&&&&& 所以，根据（5.6.5）式可以作出JK触发器转换为RS触发器的逻辑电路，如图5.6.2所示
(3)JK触发器转换为T触发器
&&&&&& T触发器是JK触发器的一个特例，根据5.5.1式，JK触发器转换为T触发器时，
只需将J、K短接即可，其转换电路如图5.6.3所示：
JK触发器转换为触发器，只需将T接固定的高电平为1即可。转化电路如图5.6.4所示。
5.6.2& D触发器转换为其他触发器
&&& D触发器可以转换为RS触发器、JK触发器、T触发器、触发器。下面分别说明它们之间的转换问题。
(1) D触发器转换为RS触发器
根据(5.2.2)式可知高电平有效的RS触发器的特性方程为
根据(5.4.1)式D触发器的特性方程为
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
为了将D触发器转换为RS触发器，实现RS触发器的逻辑功能，需将RS触发器特性方程作相应的变换，比较特性方程可得：
&&&&&&&&&&& &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&（5.6.6）
所以，根据（5.6.6）式可以作出JK触发器转换为RS触发器的逻辑电路，如图5.6.5所示。
(2) D触发器转换为JK触发器
根据(5.3.1)式可知JK触发器的特性方程为
根据(5.4.1)式可知D触发器的特性方程为
为了将D触发器转换为JK触发器，实现JK触发器的逻辑功能，需将D触发器特性方程作相应的变换，比较特性方程可得：
&& &&&&&&&（5.6.7）&&&&&&&&&&&&&
所以，根据（5.6.7）式可以作出JK触发器转换为RS触发器的逻辑电路，如图5.6.6所示
(3) D触发器转换为T和T&触发器
&&&&&& 通过上面的分析可知，D触发器可以转换为其他类型的触发器只需将要转化成的触发器特性方程等于D数据端即可。D触发器可以转换为T触发器如图5.6.7所示。转换为T&触发器时，只需令T = 1即可。
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当前位置：&>>&&>>&&>>&触发器的电路结构与动作特点
& 由两个与非门互耦而成的RS锁存器【图4.2.2（a）】是各种的基本单元电路，它有两个低电平有效的数据输入端（：置位输入；：复位输入）和一对互补的数据输出端（和）。时，锁存器处于置位状态；时，锁存器处于复位状态。和有四种组合，如果无效，无效，锁存器的状态将与初态相同；如果有效，无效，锁存器的状态将为；如果无效，有效，锁存器的状态将为；如果有效，有效，锁存器的状态将是不确定的。 如何理解最后一种输入组合呢？
图4.2.2 用与非门组成的基本RS触发器
（a）电路结构
RS锁存器可以（并且只可以）存储一个二进制位，要么存储1，要么存储0。如果我们想存储1，就在端加上一个负脉冲。所谓的负脉冲，就是一个由高电平跳变到低电平，然后再由低电平跳变到高电平的信号。当由高电平跳变到低电平时，＝0，＝1，，锁存器的状态为1；当由低电平跳变到高电平时，＝1，＝1，锁存器的状态保持不变，仍为1。换句话说，负脉冲到来时，锁存器的状态为1；负脉冲消失后，锁存器维持这个一状态。同理，如果我们想存储0，我们就在端加上一个负脉冲。那么，同时在端和端加上负脉冲是什么意思呢？难道既要存储1，又要存储0？显然，这种要求在逻辑上是矛盾的，也是无法实现的。我们不可能提出这种无理要求。那么，这种输入组合又是怎么出现的呢？哇！一定是干扰（或噪声）在作怪！干扰的存在，可能会使锁存器误动作。假如我们要存储“1”，我们就在端加上一个负脉冲P1当P1到来时，＝0，＝1，。如果P1结束前，在端出现一个干扰脉冲P2，那
么我们有＝0，＝0，，问题就发生了。问题发生后，我们可就三种简单的情况进行分析。若P2比P1先消失，我们有＝0，＝1，。在这种情况下，锁存器的状态为“1”；若P1比P2先消失，我们将有＝1，＝0，，在这种情况下，锁存器的状态为“0”；还有一种情况是P2与P1同时消失，我们将有＝1，＝1，因为此前，所以每个与非的输入都是全“1”，由于这两个与非门的传输延迟时间不同，因此工作速度稍快一些的与非门输出率先为“0”，这将使另一个与非门的输出保持为“1”。由于干扰脉冲的出现和消失是随机的，我们无法预知P2与P1哪个先消失。由于器件参数的离散性，我们也无法预知那个与非门的传输时间较短。所以，锁存器的状态将是不定的。
RS锁存器的用途之一是构成“防抖动电路”。我们知道，数据通常经过机械输入数字系统。机械动作时，将会抖动。抖动是指开关的两个触点要经历一个常达数毫秒的接通、断开，再接通、再断开，循环往复，直至最后接通的过程。数毫秒的振荡在数字系统中是不可接受的。假如开关接通表示“1”，断开表示“0”，我们将开关接通是期望输入一个“1”，结果却输入拉一连串的“1”和“0”。
锁存器或触发器易受干扰的影响。例如，RS锁存器的初态为0，如果在端出现一个干扰脉冲，锁存器的状态将变成“1”。选通脉冲锁存器【图4.2.4（a）】就有一定的抗干扰能力。
（a）电路结构
图4.2.4 同步RS触发器
我们看到，在CP的控制下，锁存器并非随时受输入信号的影响。只有当CP信号为“1”时，输入信号才会起作用。CP信号即时钟信号，时钟信号是数字系统的时间基准，用来协调（或同步）数字系统中各部分的动作。鉴于时钟信号的重要性，设计者们采取各种措施保证其信号质量，使之避免干扰。在数据信号不可靠而时钟信号相对可靠的条件下，采用窄时钟脉冲将显著提高锁存器的抗干扰能力。
除了改善抗干扰能力，CP信号还起另一个作用：消除竞争冒险。假如R信号由0变1，S信号由1变0，理想情况下，和将同时变化，由1变0，由0变1。实际上，由于传输路径不同，R、S到达锁存器会有时间差。我们不妨假设S信号落后于R信号△t秒。这样，锁存器将在△t秒内处于S=1，R=1的非正常工作状态，输出，这样的输出在数字系统内产生尖峰脉冲，导致逻辑错误。为了消除这种竞争冒险现象，我们可以引入CP信号，CP信号使锁存器接收输入信号的时间至少推迟了△t秒，输入信号稳定后才允许锁存器进行逻辑运算。这种情况下，CP信号也叫选通脉冲。
在产品中，除了RS锁存器外，还有D锁存器【图4.2.7（a）】。
图4.2.7 D型锁存器电路
（a）基本形式
脉冲选通锁存器有一定的抗干扰能力。然而，在CP=1期间，如果输入信号多次变化，输出也将多次变化。主从触发器【图4.2.8（a）（b）】比脉冲选通锁存器进了一步。
图4.2.8 主从结构RS触发器
（a）电路结构 （b）图形符号
主从RS触发器由两个脉冲选通RS锁存器级联而成。这两个脉冲选通RS锁存器的CP信号是互补，因此前级接收信号时，后级就不接收信号；后级接收信号时，前级就不接收信号。在CP=1期间，前级接收输入信号，后级不接收输入信号。如果输入信号多次变化，前级的输出（即后级的输入）也将随之多次变化，但后级的输出不变。在CP由1变0那一刻，后级接收输入信号，后级输出将随之变化。但是，因为CP＝0期间，前级不接收输入信号，它的输出将不再变化，它将保持CP由1变0那一刻的状态。所以后级的输出也将保持CP由1变0那一刻的状态。
请注意，前级的输入就是触发器的输入，后级的输出就是触发器的输出，所以，主从触发器的动作特点是，在CP的一个周期内，触发器在CP＝1期间接收信号，但是输出最多变化一次。输出变化的时刻位于CP下降沿，即CP由1变0的时刻。
边沿触发器的抗干扰能力比主从触发器又提高了一步。边沿触发器由脉冲选通锁存器和脉冲边沿组成。
脉冲边沿检测器 脉冲选通锁存器
脉冲边沿检测器实现时钟信号脉冲宽度变换的功能，在CP上升沿到来时，它产生一个极窄的正脉冲，一般为若干纳秒。于是，脉冲选通锁存器接收输入信号的时间被限制在这几纳秒之内。输入信号在这个脉冲出现时已然稳定且在脉冲持续期无变化，那么，锁存器的输出将仅仅取决于CP由0变1时刻的输入。所以，边沿触发器的动作特点是，在CP的一个周期内，触发器在CP的边沿时刻接收信号并使输出变化。如果我们不是如此倒霉，以致干扰就在CP边沿出现的话，边沿触发器将不会因为干扰的存在而误动作。
下图是一个脉冲边沿检测器。由于非门的延迟作用，到达与非门
输入端的两个脉冲信号有几纳秒的时间差，与非门输出一个几纳秒宽的负脉冲，经反相后变成一个几纳秒宽的正脉冲。
维持阻塞触发器也是一种边沿触发器【图4.2.16】。我我们通过一个动画来分析它的工作原理。
图4.2.16 维持阻塞结构的RS触发器
维持阻塞是一种电路结构，除了维持阻塞RS触发器外，还有维持阻塞D触发器【图4.2.17】和维持阻塞JK触发器【图4.3.5】。
图4.2.17 维持阻塞结构的D触发器
RS触发器的输入信号不能同时为有效电平，这是RS触发器的约束条件。然而，在实际应用中，我们需要这样一种触发器，它有两个数据输入端，并且这两个数据输入端的所有四种输入电平组合都是有意义的。这种触发器就是JK触发器。它是RS触发器演化而成的【图4.2.10】，其特点是当J=0，K=0时，触发器的状态保持不变；当J=1，K=0时，触发器置位；当J=0，K=1时，触发器复位；当J=1，K=1时，触发器的状态翻转：次态和初态相反。
图4.2.10 主从JK触发器&&来源:
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D触发器[浏览次数：约16253次]
D触发器的脉冲特性
　　1.建立时间:
　　由维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足： tset≥2tpd。
　　2.保持时间：
　　为实现边沿触发,应保证CP=1期间门G5的输出状态不变,不受D端状态变化的影响。为此，在D=0的情况下，当CP上升沿到达以后还要等门G3输出的低电平返回到门G5的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下，由于CP上升沿到达后G4的输出将G3封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。
　　3.传输延迟时间：
　　从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd
　　4.最高时钟频率：
　　为保证由门G1～G4组成的同步RS触发器能可靠地翻转，CP高电平的持续时间应大于 tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳定地建立，CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和，即时钟信号低电平的宽度tWL≥tset+tpd
　　最后说明一点，在实际集成触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。
D触发器的工作原理
　　　　SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q非=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。
　　工作过程如下：
　　1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D非，Q6=Q5非=D。
　　2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D，Q4=Q6非=D非。由基本RS触发器的逻辑功能可知，Q=Q3=D。
　　3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。
D触发器常用芯片型号
　　74HC74 74LS90 双D触发器74LS74
　　74LS364八D触发器（三态）
　　、74F74、74ALS74、74L74、74LS74A、74S74、74HC73、74C74双D型正沿触发器（带预置和清除端）
　　74、74F174、74ALS174、74S174、74HC174、74C174　六D型触发器（带清除端）
　　75、74F175、74ALS175、74S175、74HC175、74C175 四D型触发器（带清除端）
　　73、74S273、74F273、74ALS273、74HC273 八D型触发器（带清除端）
　　74LS377、74F377、74S3777　八D 触发器
　　74LS378、74F378、74S378、74HC378　六D 触发器
　　74LS379、74F379、74S379、74HC379八D 触发器
D触发器的VHDL语言设计
　　使用VHDL语言设计D触发器的程序：
　　LIBRARY 　　USE ieee.std[_]logic[_]1164.
　　ENTITY dflipflop IS
　　PORT (D,C : IN STD[_]LOGIC;
　　Q : OUT STD[_]LOGIC);
　　ARCHITECTURE Behavior OF dflipflop IS
　　PROCESS( C )
　　IF C'EVENT AND C='1'
　　END IF;
　　END PROCESS;
　　使用Verilog HDL语言实现D触发器（带R、S端）
　　//门级
　　module cfq(s,r,d,clk,q,qbar);
　　input s,r,d,
　　output q,
　　wire na1,na2,na3,na4;
　　nand1(na1,s,na4,na2),
　　nand2(na2,r,na1,clk),
　　nand3(na3,na2,clk,na4),
　　nand4(na4,na3,r,d),
　　nand5(q,s,na2,qbar),
　　nand6(qbar,q,r,na3);
　　endmodule
　　//行为级
　　module dff[_]rs[_]async(clk,r,s,d,q);
　　input clk,r,s,d;
　　always@(posedge clk or posedge r or posedge s)
　　if(r) q&=1'b0;
　　else if(s) q&=1'b1;
　　else q&=d;
　　endmodule
用D触发器构成JK触发器
　　D触发器配上适当的组合逻辑电路，可实现JK触发器的功能。
　　设计原理：
　　对于JK触发器有：
　　Q n+1=JQ n+KQ n
　　对于D触发器有：
　　Q n+1=D
　　所以Q n+1=Y
　　Y=JQ n+KQ n
　　可根据此式设计转换电路。
　　转换原理图如下图所示：
用D触发器构成JK触发器原理图
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