基于嵌入式DSP系统的低功耗优化设计 测控论文 自动化论文 测控技
无线系统及有线系统设计师均必须重视电源效率问题，尽管双方的出发点不尽相同：对于移动设备而言，更长的电池使用寿命、更长的通话时间或更长的工作时间都是明显
无线系统及有线系统设计师均必须重视电源效率问题，尽管双方的出发点不尽相同：对于移动设备而言，更长的电池使用寿命、更长的通话时间或更长的工作时间都是明显的优势，降低电源要求意味着使用体积更小的电池或选择不同的电池技术，这在一定程度上也缓解了电池发热问题;对于有线系统而言，设计师可通过减小电源体积、减少冷却需求以及降低风扇噪声来提高电池效率。人们很少会提到这样一个事实：提高电源效率还可节省空间，而节省的空间可以用来增加能够提高系统性能的组件，尤其是设计小组希望添加一个以上处理器时，这一点非常重要。
设计嵌入式DSP处理器或系统功耗要求严格的系统时，采用DSP专用技术、操作系统及其支持软件可以降低功耗。超越传统技术的DSP或双处理器设计在节约能量方面表现出色。
功耗基础知识
互补金属氧化物半导体(CMOS)电路的总功耗是动态功耗与静态功耗之和：
当门发生逻辑状态转换并产生内部结点充电所需的开关电流以及P通道及N通道同时暂态开启引起直通电流时，就会出现动态功耗。通过以下公式可以估算其近似值：
其中，Cpd为动态电容，F为开关频率，Vcc为电源电压，而Nsw为转换的比特数。另外，电压(Vcc)决定着稳定工作状态下的最大开关频率(F)。上述关系中包含两个重要概念：动态功耗与开关频率呈线性关系，与电源电压呈二次关系;最大安全开关频率取决于电源电压。为便于本文讨论，将特定的频率及电压对称为&设定点&。
很显然，降低CPU时钟速率将相应成比例地降低动态功耗，由于动态功耗与电源电压成二次关系，在不影响系统性能的前提下，通过降低电压就可能大大降低功耗。不过，对于特定任务集，降低CPU时钟速率也会成比例地延长执行该任务集的时间，因此必须仔细分析应用以确保满足其实时需求。
静态功耗主要是由于晶体管漏电流造成的。一般说来，CMOS电路的静态功耗很低，与其动态功耗相比可以忽略不计。嵌入式应用在不工作期间通常会&闲置&CPU时钟以减少动态功耗，从而显著降低总体功耗。而在未来的设计中必须特别关注静态功耗问题，因为更高性能的新型晶体管的漏电流将显著提高。
嵌入式系统常用技术
常用电源管理技术可以分为两类：通过早期硬件设计决策时实现，或在系统运行时实现。设计早期的决策对满足性能及功耗至关重要，下面列出了设计中需要考虑的十大要素，其中包括硬件选择、设计策略及架构选择。大多数要素都是嵌入式系统的基本要求，其他要素则需要单独考虑。尽管下列决策是在设计早期制定的，但有些仍需在整个设计周期中进行再验证。如下所列：
1. 选择低功耗组件;
2. 分割电压与时钟域;
3. 支持电压及频率调节功能;
4. 启用保持电压门控功能;
5. 通过软件利用中断减少轮询;
6. 采用分级存储器模型;
7. 降低输出负载;
8. 系统启动时关闭非关键资源供电;
9. 尽量减少活动PLL数量;
10. 使用时钟分频器快速变换频率。
确定系统架构以后，设计团队需要将注意力转向系统运行时环境。以下列出的14项，在设计过程中要始终关注其中大部分内容：
1. 不需要时则关闭门控时钟;
2. 引导过程中主动关闭不必要的功耗;
3. 仅在需要时用向子系统供电;
4. 激活外设低功耗模式;
5. 充分利用外设活动状态检测器;
6. 使用自动刷新模式;
7. 对应用进行基准测试来确定必需的最小频率及电压;
8. 根据总体活动情况调整CPU频率及电压;
9. 动态调节CPU频率及电压以匹配预计的工作负载;
10. 优化代码的执行速度;
11. 使用低功耗代码序列及数据模式;
12. 使用代码覆盖技术减少对高速内存的需求;
13. 更换电源时进入简化功能模式;
14. 平衡精确度与功耗的关系。
有经验的设计团队必须至少在概念上熟悉上述嵌入式系统应用设计要点(其中部分与DSP电路有关)。任何降低功耗的设计都有可能对性能产生负面影响或导致系统不稳定。
DSP RTOS如何满足低功耗设计要求
一部分最重要的并得到普遍认可的技术方法可以融合到RTOS中，相关的技术包括：闲置、关闭活动电源、器件驱动程序通知、内存管理、电压/频率调节。然而，由于设计目标不尽相同，将这些技术构建到RTOS中并不容易。设计师需要在这些方法中做出选择，设计的关键目标就是高效性、灵活性以及与操作系统本身的松散关系。
TI的DSP/BIOS操作系统的电源管理器(PWRM)非常适于用作现有RTOS的电源管理模块。尽管以下描述的设计实现是针对DSP/BIOS，但其概念可很容易地运用到其他操作系统，甚至用于无操作系统的应用环境。
电源管理器的要求
电源管理器设计的关键要求如下：
1. 管理决策必须由应用触发，而不是操作系统触发;
2. 电源管理活动应当针对大部分应用代码透明;
3. 电源管理器必须支持电压与频率(V/F)调节，并充分利用芯片的空闲与睡眠模式;
4. 电源管理器必须在应用代码、驱动程序以及操作系统本身范围内协调电源事件处理，并在发生特定事件时向客户端发出通知;
5. 电源管理特性必须在任何线程环境中可用，并且还必须对特定客户端的多个实例可用(如一个器件驱动程序的多个实例);
6. 在向客户端发出电源事件通知时，电源管理器必须支持事件处理的延迟完成，并在等待延迟客户端的完成信号的同时通知其他客户端;
7. 对具有不同功能的不同平台，电源管理器必须是可扩展的和可移植的。
为满足上述的关键要求，可将电源管理器作为DSP/BIOS的附属模块添加，如图1所示。电源管理器位于内核之外，它不是系统中的一项任务，而是一组可在应用控制线程以及器件驱动程序环境中执行的API。
图1. 电源管理器分区
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芯片对功耗的苛刻要求源于产品对功耗的要求。集成电路的迅速发展以及人们对消费类电子产品――特别是便携式电子产品――的需求日新月异，使得设计者对电池供电的系统已不能只考虑优化速度和面积，而必须注意越来越重要的第三个方面――功耗
设计嵌入式DSP处理器或系统功耗要求严格的系统时，采用DSP专用技术、操作系统及其支持软件可以降低功耗。超越传统技术的DSP或双处理器设计在节约能量方面表现出色。提高电源效率还可节省空间，而节省的空间可以用来增加能够提高系统性能的组件
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当前位置：&>>&&>>&&>>&更高性能/更低功耗的异步DSP核心设计
&&& 目前，处理器性能的主要衡量指标是时钟频率。绝大多数的 (IC) 设计都基于同步架构，而同步架构都采用全球一致的时钟。这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。然而，有一种截然不同的设计技术即将走上前台：异步设计。
&&& 这一新技术的主要推动力来自硅技术的发展状况。随着硅产品的结构缩小到 90 纳米以内，降低功耗就已成为首要事务。异步设计具有功耗低、电路更可靠等优点，被看作是满足这一需要的途径。
&&& 异步技术由于诸多原因曾经备受冷落，其中最重要的是缺乏标准化的工具流。IC 设计团队面临着巨大的压力，包括快速地交付设备，使用高级编程语言和标准的事件驱动架构 (EDA) 工具，帮助实施合成、定时和验证等任务。如果异步设计可以使用此类工具，那么可以预计将会出现更多采用异步逻辑组件的设备。
&&& 在过去，小型异步电路仅用作同步电路的补充。仅仅在最近，新发布的商用设备才主要基于异步设计。但是此类设备主要针对小众市场，如要求超低功耗和稳定电流的嵌入式。
&&& 我们正在见证一款完全基于异步逻辑的通用数字信号处理器(DSP)核心横空出世。无论是 IC 设计人员还是最终用户，它带来的好处数不胜数。
&&& 同步与异步
&&& 目前的数字设计事实上采用的是同步设计技术。由于历史原因，这种方法得到了改良，设计工具也不断演化。目前有一种标准流以高级语言为基础，可实现快速开发。同步设计还可以轻松地扩展设备性能。设计人员只须提高时钟频率，就能使设计变得更快。
&&& 同步法包括建立功能模块，每个模块由一个按时钟信号控制的有限状态机(FSM)驱动。触发器被用于存储当前状态。当接收到时钟信号时，触发器将更新所存储的值。
&&& 在 DSP 的设计过程中，逻辑阶段必不可少。这些阶段实施操作并将结果传递到下一阶段。下图表示单个阶段的简单模型。异步逻辑用于在两个触发器之间计算电路的新状态。例如，该逻辑云可执行加法或乘法。
&&& Clock signal 时钟信号
&&& 对于异步 DSP 核心，逻辑阶段被调整以消除时钟。下图显示了这种DSP 架构的基本构造。不是由时钟控制门闩线路，而实际上是传递了一个完成信号给下一逻辑阶段。根据逻辑云所执行的操作，在恰当时候可生成完成信号。
&&& 这种本地延迟控制可以保证电路的稳定。由于控制电路时间的逻辑就在本地，它就可以相应地改变电压、处理速度和温度。
&&& Logic 逻辑
&&& 异步设计有许多种不同的途径，而前提是电路不受单一时钟控制。多数情况下，异步逻辑被用于通过专门的电路设计来解决具体问题。但是，异步逻辑也可用作完整 DSP核心的基础，而不仅仅是设计中偶尔需要的一种工具。其好处包括降低功耗、可靠性提高以及电磁干扰(EMI)低。
&&& 异步设计的好处
&&& 采用异步设计的理由非常吸引人。在正确使用中，这种方法可以实现更低的能耗、更好的EMI 性能;由于消除了全球时钟偏差，真正地简化了设计。
&&& 功耗更低：与同步DSP核心相比，异步DSP最重要的好处就是功耗更低。事实上，这种异步核心的能效数量级高于最好的同步DSP。
&&& 随着硅产品尺寸的缩小，功耗问题越来越重要。由于线路长度为线性而面积为平方，单位面积硅功耗将随着尺寸的缩减而增加。目前，通过降低电压，数字设计人员已经成功地解决了这个问题;但由于电压阈值的限制，目前的半导体技术无法再有效地降低电压。要想有效地利用新增加的功能，必须降低各个功能的功耗。
&&& 在CMOS 技术中，门电路切换状态时将消耗能量。在同步电路中，时钟需要进行多次切换，从而造成功耗。在设备或者设备的分区中分配时钟需要时钟缓冲器。时钟缓冲器必须足够大，以确保最大限度降低时钟偏差。换言之，电路中的所有点必须同时接受时钟变换。时钟分配通常被称为时钟树(Clock Tree)，一般会消耗几乎一半的总系统能量。树底部的时钟缓冲器具有相当大的扇出量和很大的体积，因此功耗较高。
&&& 目前开发有多种技术消除切换逻辑的能耗，如时钟门控。迄今为止，这些技术都无法实现异步设计的更低功耗。
&&& 时钟门控对于异步电路来说并非必备。实际上，异步电路仅在执行有效操作时耗能。换言之，无需增加电路的情况下，异步电路的功耗将根据所提供的性能相应地增加。这意味着，不需要更多调整，这种设备就拥有低待机电流，其功耗也将随实际提供的性能而增加。
&&& 切换性能更出色：除了功耗更低外，含有异步逻辑的设备还将拥有极低的EMI。无论是IC设计人员还是最终用户，它带来的好处数 不胜数。
&&& 全球或当地时钟是影响EMI 的一个最大因素。由于同步电路中的全球时钟需要同时随处进行切换，因此同步设备所发出的 EMI 在特定频率时将拥有相当明显的峰值。
&&& 高速设备所发出的 EMI 噪音将进入 PCB 的电源层。随后该噪音将出现在外部 I/O 或布线中，在线缆中引起多余且通常超标的辐射。第一道防线采用解耦，而更昂贵的屏蔽或共模扼流将用作最后一道防线。
&&& 电源层上的EMI也使得电源的设计更加复杂。对于高速运转的同步电路，电源必须经过过滤或过量储备，以符合电源层上所产生的电压尖脉冲。
&&& 这些噪音和电源问题加在一起，增加了设计人员的设计难度，尤其在特定设计中使用大量高速 DSP 时。通过消除对于全球同步时钟的需要，异步逻辑设计可以减轻或解决这些问题。可以显着地降低 EMI，使 PCB 设计更简单并提高系统的可靠性。异步电路电源波纹的缺失相当引人注目，它表明可以获得更好的切换性能。
&&& 下列图显示了同步和异步DSP电源噪音之间的典型差异。这些图是的屏幕截图，测量了高性能DSP在电源层上产生的噪音。
&&& 图 1：同步DSP电压波纹
&&& 图 2：异步DSP电压波纹
&&& 在IC 设计人员眼中，更出色的切换性能代表更可靠的电路。电路同时发生大规模切换时，将产生非常大的瞬时电流。在设备的电网上显示为IR降。这意味着电网的某一区域在此时的电压较低。这是意料之中的正常情况，通常都通过设计验证来确保电网能承受预计的最大电压下降。有时这也是一种限制因素，妨碍设计人员在逻辑的特定区域进行进一步设计。
&&& 消除时钟偏差：采用异步设计还有很多原因。低于90纳米的硅片是生产的趋势。这可以从硅制造商大力投入以纠正一系列问题上得以证明。他们已着手开发干涉计量学(Interferometric Metrology)等高级技术，
&&& 尽量使光罩的最小特征尺寸小于当前的曝光波长。
&&& 由于这些变量会提高设备的偏差量，因此在过程中控制它们非常重要。时钟偏差被定义为时钟信号到达电路中不同点的时间差。
&&& 由于相同时钟上的所有逻辑必须有序地运行，因此时钟偏差必须保持在最低水平，以确保电路正确运行。设备的时钟频率越高，可允许的偏差越小。
&&& 随着特征尺寸的减少，时钟偏差的问题将更加严重。相比以前，特定晶片中将分为“慢速”芯片和“快速”芯片;由于密度大幅增加，单个芯片中的变量也将有所体现。这种状况的性质对于大型单片同步设备意义非常重大。
&&& 采用异步 DSP 核心可避免此类问题。DSP 核心基于小型自计时电路。因此所有定时对于该逻辑块相关的小区域都是本地的。
&&& 稳定性更高：半导体主要受三大物理属性影响：制作流程速度、电源电压电平和温度。如果这些特征发生任何变化，将造成运转更快或更慢的情况。
&&& 同步电路必须在上述参数的最佳和最差状态值下进行静态时序分析(static timing analysis)，以确保设备工作正常。换而言之，同步电路有一个可以使电路停止工作的“切断点”。
&&& 由于异步电路是自计时电路，因此它们在物理特征变化时只须加速或减速。因为控制自计时的逻辑与处理逻辑处于相同区域，所以温度和电压等环境变化都会对两者造成影响。所以，异步电路针对抵抗动态电压下降等瞬时变化的抗影响性能更好，还将根据长期温度和电压变化进行自动调整。
&&& 横空出世：通用异步 DSP
&&& 由于成功采用异步设计技术的各种设备不断出现，异步设计正受到越来越多的关注。异步逻辑的优点众所周知。包括低功耗和更稳定的设计等等。
&&& 直到最近，异步电路仅仅在非常必要时才使用。由于学术界的偏见，它们通常被视为边缘产品。现在，许多商用设备已经开发了上述针对各类小众市场的功能。
&&& 完全基于异步逻辑的通用 DSP 核心的出现表明，现有的工具、技术和知识创造的商用产品可应用于更大的客户群体。更吸引人的是，该设备可与任何现有DSP一样进行同样的编程和操作。也就是说，这个解决方案在丝毫不影响可用性的基础上，实现了异步技术的所有优点。
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日 17:53 来源：本站整理 作者：秩名 (0)
　　应用范例如图2所示。音频信号经过采样通过多声道缓冲串行端口（McBSP）回放到DSP。DSP DMA引擎向McBSP输入或读出采样信号。立体声音频数据通过RxSplit任务分离为两个数据流，并在Processing Task中进行处理。DIP开关用于选择G726编码／解码处理或简单音量控制。两个声道随后在TxJoin任务中组合，然后输出至扬声器。
　　图2：音频应用范例。
　　Control（控制）任务被周期性触发，以检查DIP开关以确定是否需要进行模式切换，如改变处理模式或进入睡眠状态。根据应用模式的不同，Control任务可能会检查CPU负载，如果合适还会更改V/F设定点。
　　与电源相关的关键设计决定包括：
　　1. 使用OS线程及阻塞原语（blocking primitive）使时钟空闲；
　　2. 使用DMA提高后台数据（background data）传输效率。只有在DMA块中完成传输后即中断CPU，而不是在每次从串行端口导入或读出数据采样时；
　　3. 使用共享的外部时钟控制串行端口（无需对串行端口进行重新编程，即可进行DSP CPU的频率调节）；
　　4. 记录一次回叫，以便为编解码器驱动程序设定钩子机制，这样当应用进入深度睡眠模式时关断编解码器；
　　5. 在音频质量下降前使用校准功能恢复设定点频率（及电压）；
　　6. 使用电源管理器的时钟适应功能，使周期函数以特定速率工作跟随频率的调节；
　　7. 在DSP再引导之间使用电源管理器&深度睡眠&接口。
　　本文结论
　　上面的低功耗设计策略的总体效果总结如表1所示，其中：
　　模式#1为基准测量，全部使用片外代码；
　　模式#2消除所有片上代码，DSP级节电效果较小，但板级节电达到19%；
　　模式#3包括一些引导时间节电配置（如关闭DSP的CLKOUT信号、未用计时器的自动空闲配置以及关闭板上LED），以及在BIOS空闲环路中的闲置，从而可实现25%的DSP内核节电；
　　模式#4为设定点在1.4V的条件下降至144MHz时的功耗，在该模式下可进行音频处理，同时仍能满足实时最低要求，从而实现52%的DSP内核节电；
　　模式#5为应用处于待机模式下的功耗，该模式配置包括外部编解码器关断、设定点支持以最小电压最大频率快速启动驱动、DSP处于门控时钟深度睡眠模式，该模式下的待机功耗仅为361？W。
　　设计人员可根据特定应用的要求选择适用的技术。利用OS的这些支持功能，设计人员能够以低开销方便而可靠地提高应用的电源效率。本文讨论的电源优化策略是一种从嵌入式项目之初即可用于降低与调节应用功耗的通用模型。当测量功耗无法满足要求或需要采用额外的运行时技术时，上述策略可重复使用，先期步骤也可重复进行。（德州仪器公司 Scott Gary）
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创新实用技术专题如何处理好嵌入式DSP设计中的功耗优化- 嵌入式,DSP设计,网络通信,多媒体处理,数字信号处理 --嵌入式系统技术
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作者：　发布时间：　来源：互联网关键字：嵌入式,DSP设计,网络通信,多媒体处理,数字信号处理　
　　对基于数字信号处理器(DSP)的系统而言，优化功耗是一项重要但往往难以实现的设计目标。现在，基于DSP的设备常常把以往各自独立的多个应用结合起来，每一个应用都可能有多个工作模式。要得到这样一个设备的功率分布是非
　　对基于数字信号处理器(DSP)的系统而言，优化功耗是一项重要但往往难以实现的设计目标。现在，基于DSP的设备常常把以往各自独立的多个应用结合起来，每一个应用都可能有多个工作模式。要得到这样一个设备的功率分布是非常困难的一件事，更遑论整个复杂的系统。设计人员需要获知尽可能多的最佳信息，以及能够帮助他们优化特定应用之功耗的技术和工具。　　幸运的是，近年来，在DSP芯片的设计和制造工艺方面，都在不断推出更先进的功耗降低方法。现在的片上功率优化技术能够提供更多的精细控制和更多的省电模式，以及关于处理器功耗的更完整的信息。更新型的DSP开发工具使设计人员得以更深入透彻地了解系统的功率消耗方式，并通过片上硬件来提供功耗降低技术。　　为了让开发人员能够更灵活地控制省电技术，更好地协调众多片上功能间的低功率工作和时序问题，DSP操作系统整合了多项功率管理功能。这些内建功能及工具加上系统设计的精心部署，DSP系统的功耗可得到大幅度降低。　　低功耗问题　　低功耗对所有的DSP系统都很重要，虽然理由因具体应用而异。在网格供电系统中，降低功率就意味着降低开销、提高可靠性，以及实现紧凑型设计，从而可以在相同的空间中集成更多的功能性，同时需要更少的风扇和其它冷却技术。在高清医疗成像等关键应用产品中，器件工作产生的热量甚至可能导致运行故障，因此，低于设备最大额定值并增加对低功耗的要求是至关重要的。　　在便携式电子系统中，低功耗有助于尽量减小系统的尺寸及重量，同时把电池充电后的使用时间延至最长。较小电池的使用可进一步降低系统的规模。更低的功率还有助于避免便携式系统在延时使用期间过热。因功耗降低，手机、PDA、MP3播放器、数码相机和视频摄像机这些电子仪器及其他手持式设备的尺寸都日趋纤小，工作温度越来越低，而充电后的使用时间越来越长。　　理解功率分布和芯片资源　　在任何类型的系统中，降低功率的第一步是了解系统的使用方式，以及这种使用是如何影响功耗的。比如，手机大部分时间都处于等待呼叫的状态中，实际通话的时间相当少。另一方面，MP3播放器通常不是开机处于激活运行状态，就是处于关断状态。其它系统、线路供电系统以及便携式系统，都有着不同的待机功耗分布和激活工作功耗分布。　　了解功耗分布有助于设计人员选择一个具功率效率的处理器，因为在某些类型的应用中，DSP的基本CMOS技术可能对功耗产生很大的影响。先进的CMOS工艺则基于工作电压极低的高性能晶体管。根据既定应用，可以量身定做晶体管，通过对静态电流进行钳位把功耗降至最小，或把性能提高到最大，尽管这样会稍微增加泄漏电流。专门为手机这样的待机时间很长的应用而设计的DSP，可通过低泄漏晶体管把静态电流降至最低，而为总是处于激活状态的高性能应用而设计的DSP则较青睐开关速度更快的晶体管。
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