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时间：2017-11-11 01:23
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QDR-II SRAM的功能特性分析及应用中的端接方法和时钟策略
&>&&>&&>&正文
        
    
    
QDR-II SRAM是用于高速、高带宽操作的理想存储器，这种在兼顾了不同兼容性以及高性能的存储器件蕴育着存储器市场的下一次革命。本文详细介绍了QDR与QDR-II在工作频率和架构上的差异、QDR-II的功能及特性、两种端接实现方法及时钟选择策略。
四倍数据速率(Quad Data Rate，QDR)SRAM技术由赛普拉斯、瑞萨、IDT等公司共同定义并开，并主要面向高性能通信应用。新型QDR-II架构是对该联合开发小组研制的QDR系列高性能网络和通信SRAM产品的一个补充。
目前，人们对高带宽存储器的需求增长迅猛，对于这些高速(数据速率高于200MHz)网络路由器、集线器和交换机来说，现行的存储器标准正在成为瓶颈。高带宽存储器是这些系统的要求之一，QDR同步流水线突发数据存储器是专为满足这些要求而设计的。QDR/QDR-II SRAM不仅极大地增加了系统存储器带宽，而且还可用作面向这些高性能网络系统中的查找表、链接列表和控制器缓冲存储器的存储器解决方案。
    
    
QDR与QDR-II的差异 QDR-II是专为满足具有高数据速率要求的网络应用而设计的SRAM。表1总结了QDR-II的主要性能特点。
QDR-II架构是在最初的QDR规范的基础上发展而来的，可在非常高的工作频率下提供更高的带宽，并简化数据传送。
QDR-II与QDR架构的主要差异包括增加了DLL，以及额外的半个周期延迟(最初的QDR为1个周期，QDR-II为1.5个周期)。这些变化的结果是使时钟至数据有效时间Tco在167MHz的频率条件下从3.0ns缩减至0.45ns，使数据有效窗口增大，从而提高系统时序性能。另一个结果是出现一个用于实现可靠数据获取的源同步回送时钟(Echo Clock)。
QDR-II的功能
    
    
QDR-II架构包括两个用于对存储器阵列进行存取的独立端口，分别为一个读端口和一个写端口，利用一根公用地址总线来实现对每个端口的访问。QDR-II采用了两个输入时钟(K和K#)，在两个时钟的上升沿锁存输入数据。一对可选的输入时钟(C和C#)负责控制输出数据寄存器，并决定何时从器件中读出数据。
控制信号包括WPS#(写端口选择)、RPS#(读端口选择)和BWSx#(字节写选择)。置位(asserting)WPS#将启动一个写操作，置位RPS#将启动一个读操作，BWSx#用来执行字节选择写操作。虽然2脉冲串和4脉冲串QDR-II采用相同的控制信号，但这两类器件的地址速率和写数据是不同的。
2脉冲串 在一个2脉冲串器件(图1)中，一个写操作和一个读操作可以在相同的时钟周期启动。由于写端口和读端口共用相同的地址总线，因此2脉冲串QDR-II采用的是一种双倍地址速率(double-address-rate)操作。读存取和写存取分别通过在K脉冲的上升沿置位RPS#和WPS#的方法来启动。读地址被锁存于K脉冲的相同上升沿，而写地址被锁存于K#脉冲的上升沿。两个写数据字在相同的K和K#脉冲上升沿输入SRAM。两个读数据字则在K脉冲上升沿之后的一个半周期从SRAM输出。
4脉冲串 在一个4脉冲串器件(图2)中，在K时钟脉冲的每个上升沿启动一个读存取或写存取。写存取是通过在K脉冲的上升沿置位WPS#来完成的。写地址被锁存于相同的K时钟脉冲上升沿。从K脉冲的后一个上升沿开始，4个连续的数据字被锁存于K和K#脉冲的上升沿。读存取是通过在K脉冲的上升沿置位RPS#来完成的。读地址被锁存于相同的K时钟脉冲上升沿。在下一个K时钟脉冲上升沿之后，通过将C#脉冲(而在单时钟模式中则是K#脉冲)的上升沿用作时钟基准的方法来在输出数据端口上输出4个数据字中的第一个。其余的3个数据字则在随后的3个C和C#脉冲(在单时钟模式中则为K和K#脉冲)的上升沿输出。数据信号的有效脉冲沿与CQ和CQ#回送时钟脉冲的上升沿严格匹配。
    
对于单时钟模式中的操作，C和C#时钟输入需要从外部连接至Vdd。选择单时钟模式还是双时钟模式应在启动任何存取操作之前确定。
主要特性分析 1. 输出阻抗匹配电路 阻抗匹配电路使得用户能够设定QDR-II SRAM的输出驱动器的强度。阻抗匹配是通过在ZQ引脚和地之间连接一个电阻器的方法来实现的，ZQ电阻器的阻值应为所需输出阻抗的5倍(在25Ω至70Ω之间)，阻抗匹配电路的精确度约为±15%。该特点使得用户能够对器件的驱动强度进行微调，以便与传输线阻抗相匹配。
2. 源同步回送时钟(CQ和CQ#) CQ和CQ#是以帮助存储器控制器对来自QDR-II SRAM的读数据进行锁存为目的而生成的自由振荡输出时钟。CQ和CQ#是由把C和C#(在单时钟模式中则为K和K#)用作输入基准时钟的内部DLL生成的。这些回送时钟的上升沿与有效数据严格匹配。数据在回送时钟上升沿之后拥有300ps的最大保证时间(250MHz器件)。
    
3. 分离的读和写端口 QDR-II SRAM具有分离的读和写端口。通过这些读写端口，QDR-II器件可以同时执行读和写操作，而没有死周期(dead cycle)，这是由于采用了分离I/O架构的缘故。其它的共享型I/O架构有可能需要用于避免总线竞争的“等待状态”。该特点使QDR-II拥有了超越共享型I/O存储器的带宽优势。对于读/写操作数均衡的应用，QDR-II可在相同的频率和数据总线宽度条件下提供最高的带宽。QDR-II的分离型I/O为执行交替式读/写操作提供了100%的效率，即一个读操作对应一个写操作。
端接技术 这里讨论可用于QDR-II SRAM的两种不同端结方案：使源阻抗与传输线阻抗相匹配；至Vtt(Vtt = 端接电压 = Vddq/2)的有源上拉端接。图3为一种驱动器的源阻抗与传输线阻抗匹配的端结方案。图4为一种有源并联端结方案，这里，端结电阻(R1 = Zo)被连接至端结电压(Vtt)。不过，该方案需要一个能够吸收和供应电流的独立电压源(端结电压Vtt)，以便与输出传送速率相匹配。
上述的两种技术均为可行的解决方案，究竟选择哪一种应当根据走线(传输线)的长度和工作频率来决定。对于较长的传输线(超过2.5英寸)，建议在负载端采用有源上拉端结方案。当走线长度很短时，如果源阻抗与传输线阻抗匹配(图3)，则往往能够消除反射。当走线较长时，反射往往会占主要地位。在这种情况下，建议将传输线端结于负载 (图4)。这样做将能够消除反射，并在接收器上提供更加优越的信号完整性。
    
    
对于系统架构设计师而言，在使用QDR-II产品时可以采用几种时钟策略。QDR-II产品具有多个时钟信号，它们包括K和K#时钟、C和C#时钟以及CQ和CQ#时钟。 1. K和K#时钟是用于对输入数据、地址和控制信号进行锁存的伪差分输入时钟。当QDR-II SRAM处于单时钟模式时，它们也用作输出数据的时钟。
     2. C和C#时钟是输出数据时钟，为伪差分输入时钟。
     3. CQ和CQ#时钟是与QDR-II的输出时钟C和C#(在单时钟模式中则是K和K#)相同步的自由振荡时钟。
接收器上的数据可以采用K和K#时钟以及C和C#时钟或者CQ和CQ#时钟来“锁存”。
时钟策略选择方案汇总如下(表3)。对于任何高于200MHz的频率，强烈建议使用回送时钟。 作者：Kannan Srinivasagam
     David Mahashin
     赛普拉斯半导体公司
    
    
    
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预算：￥10,000-￥50,000预算：￥5,000-￥10000
IDT 首批 QDR-II 双端口器件
IDT&公司（Integrated&Device&Technology,&Inc）推出其广泛的多端口器件系列的又一新产品。新系列中包括业界首批可提供&x36&QDR-II&或&x18&LA-1&QDR-II&接口的真正双端口器件，以及&x72&同步双端口器件系列。利用两个端口集成的存储和逻辑控制，双端口产品可加速多处理器间的通信，保证处理器同时操作通用中央存储器。这些产品特别适合无线架构、网络、存储、高速图像处理和超级电脑如多核计算。 领先业界的新型&QDR-II&双端口器件 IDT&QDR-II&双端口器件同时具备&9Mb&和&18Mb&密度，可提供&250&MHz&的时钟速度和&36&Gbps&的吞吐量。这些特点使这些产品可实现通常&10&Gbps&应用所必需的互传带宽，同时可满足网络设备和模块设计者实现多处理器间更快通信的要求。该产品还有一个&1.8&V&内核和1.4&V和&1.9&V&I/O&的两个选择，以实现两个分离域之间的电压匹配。HSTL&I/O&选择还可支持不同时钟频率。联合测试行动组织（JTAG）接口有助于设计者利用增强型电路板调试工具和产品诊断提高生产能力。“突发-2”能力可保证产品在所有接入上的缓冲两字脉冲。“突发-2”数据传输能力可创造更低的总线延迟，从而为主控制器提供比使用更长脉冲的数据传输更多的灵活性。QDR-II&接口适合数据通道加速，因为它可以为每个端口的读写提供独立的总线。读写可以同时发生，这在需要一定“死区”时间进行的读写之间转换的单双工总线是不可能的。这种优化使&IDT&QDR-II&双端口成为实现&ASIC&之间高速互连的低延迟的理想选择。 IDT量产完全同步&x72&双端口器件产品系列 IDT&x72&18Mb&（256K&x&72）和&9Mb&(128K&x&72)双端口器件可提供&166&MHz&的性能，利用单芯片解决方案支持下一代数字信号处理器（DSP）64&位存储接口，从而减少了设计成本、复杂性和元件数量。该器件可提供许多同步功能，如全边界计数器、多个独立芯片和字节使能、冲突检测信号和同步中断。两个端口均具有可选休眠模式，有助于通过没有任何输入限制的完全待机模式将功耗降至最低。此外，设计者可通过对一个引脚的编程激活产品休眠模式功能。
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四倍数据速率(Quad Data Rate，QDR)SRAM技术由赛普拉斯、瑞萨、IDT等公司共同定义并开，并主要面向高性能通信应用。新型QDR-II架构是对该联合开发小组研制的QDR系列高性能网络和通信SRAM产品的一个补充。
目前，人们对高带宽存储器的需求增长迅猛，对于这些高速(数据速率高于200MHz)网络路由器、集线器和交换机来说，现行的存储器标准正在成为瓶颈。高带宽存储器是这些系统的要求之一，QDR同步流水线突发数据存储器是专为满足这些要求而设计的。QDR/QDR-II SRAM不仅极大地增加了系统存储器带宽，而且还可用作面向这些高性能网络系统中的查找表、链接列表和控制器缓冲存储器的存储器解决方案。
QDR与QDR-II的差异
QDR-II是专为满足具有高数据速率要求的网络应用而设计的SRAM。表1总结了QDR-II的主要性能特点。
QDR-II架构是在最初的QDR规范的基础上发展而来的，可在非常高的工作频率下提供更高的带宽，并简化数据传送。
QDR-II与QDR架构的主要差异包括增加了DLL，以及额外的半个周期延迟(最初的QDR为1个周期，QDR-II为1.5个周期)。这些变化的结果是使时钟至数据有效时间Tco在167MHz的频率条件下从3.0ns缩减至0.45ns，使数据有效窗口增大，从而提高系统时序性能。另一个结果是出现一个用于实现可靠数据获取的源同步回送时钟(Echo Clock)。
QDR-II的功能
QDR-II架构包括两个用于对存储器阵列进行存取的独立端口，分别为一个读端口和一个写端口，利用一根公用地址总线来实现对每个端口的访问。
QDR-II采用了两个输入时钟(K和K#)，在两个时钟的上升沿锁存输入数据。一对可选的输入时钟(C和C#)负责控制输出数据寄存器，并决定何时从器件中读出数据。
控制信号包括WPS#(写端口选择)、RPS#(读端口选择)和BWSx#(字节写选择)。置位(asserting)WPS#将启动一个写操作，置位RPS#将启动一个读操作，BWSx#用来执行字节选择写操作。虽然2脉冲串和4脉冲串QDR-II采用相同的控制信号，但这两类器件的地址速率和写数据是不同的。
1) 2脉冲串
在一个2脉冲串器件中，一个写操作和一个读操作可以在相同的时钟周期启动。由于写端口和读端口共用相同的地址总线，因此2脉冲串QDR-II采用的是一种双倍地址速率(double-address-rate)操作。读存取和写存取分别通过在K脉冲的上升沿置位RPS#和WPS#的方法来启动。读地址被锁存于K脉冲的相同上升沿，而写地址被锁存于K#脉冲的上升沿。两个写数据字在相同的K和K#脉冲上升沿输入SRAM。两个读数据字则在K脉冲上升沿之后的一个半周期从SRAM输出。
2) 4脉冲串
在一个4脉冲串器件中，在K时钟脉冲的每个上升沿启动一个读存取或写存取。
写存取是通过在K脉冲的上升沿置位WPS#来完成的。写地址被锁存于相同的K时钟脉冲上升沿。从K脉冲的后一个上升沿开始，4个连续的数据字被锁存于K和K#脉冲的上升沿。
读存取是通过在K脉冲的上升沿置位RPS#来完成的。读地址被锁存于相同的K时钟脉冲上升沿。在下一个K时钟脉冲上升沿之后，通过将C#脉冲(而在单时钟模式中则是K#脉冲)的上升沿用作时钟基准的方法来在输出数据端口上输出4个数据字中的第一个。其余的3个数据字则在随后的3个C和C#脉冲(在单时钟模式中则为K和K#脉冲)的上升沿输出。
数据信号的有效脉冲沿与CQ和CQ#回送时钟脉冲的上升沿严格匹配。
对于单时钟模式中的操作，C和C#时钟输入需要从外部连接至Vdd。选择单时钟模式还是双时钟模式应在启动任何存取操作之前确定。
主要特性分析
1、输出阻抗匹配电路
阻抗匹配电路使得用户能够设定QDR-II SRAM的输出驱动器的强度。阻抗匹配是通过在ZQ引脚和地之间连接一个电阻器的方法来实现的，ZQ电阻器的阻值应为所需输出阻抗的5倍(在25Ω至70Ω之间)，阻抗匹配电路的精确度约为±15%。该特点使得用户能够对器件的驱动强度进行微调，以便与传输线阻抗相匹配。
2、源同步回送时钟(CQ和CQ#)
CQ和CQ#是以帮助存储器控制器对来自QDR-II SRAM的读数据进行锁存为目的而生成的自由振荡输出时钟。CQ和CQ#是由把C和C#(在单时钟模式中则为K和K#)用作输入基准时钟的内部DLL生成的。这些回送时钟的上升沿与有效数据严格匹配。数据在回送时钟上升沿之后拥有300ps的最大保证时间(250MHz器件)。
3、分离的读和写端口
QDR-II SRAM具有分离的读和写端口。通过这些读写端口，QDR-II器件可以同时执行读和写操作，而没有死周期(dead cycle)，这是由于采用了分离I/O架构的缘故。其它的共享型I/O架构有可能需要用于避免总线竞争的“等待状态”。该特点使QDR-II拥有了超越共享型I/O存储器的带宽优势。对于读/写操作数均衡的应用，QDR-II可在相同的频率和数据总线宽度条件下提供最高的带宽。QDR-II的分离型I/O为执行交替式读/写操作提供了100%的效率，即一个读操作对应一个写操作。
这里讨论可用于QDR-II SRAM的两种不同端结方案：使源阻抗与传输线阻抗相匹配；至Vtt (Vtt = 端接电压 = Vddq/2)的有源上拉端接。
上述的两种技术均为可行的解决方案，究竟选择哪一种应当根据走线(传输线)的长度和工作频率来决定。
对于较长的传输线(超过2.5英寸)，建议在负载端采用有源上拉端结方案。当走线较长时，反射往往会占主要地位。在这种情况下，建议将传输线端结于负载。这样做将能够消除反射，并在接收器上提供更加优越的信号完整性。
当走线长度很短时，如果源阻抗与传输线阻抗匹配，则往往能够消除反射。
对于系统架构设计师而言，在使用QDR-II产品时可以采用几种时钟策略。QDR-II产品具有多个时钟信号，它们包括K和K#时钟、C和C#时钟以及CQ和CQ#时钟。
1、K和K#时钟是用于对输入数据、地址和控制信号进行锁存的伪差分输入时钟。当QDR-II SRAM处于单时钟模式时，它们也用作输出数据的时钟。
2、C和C#时钟是输出数据时钟，为伪差分输入时钟。
3、CQ和CQ#时钟是与QDR-II的输出时钟C和C#(在单时钟模式中则是K和K#)相同步的自由振荡时钟。
接收器上的数据可以采用K和K#时钟以及C和C#时钟或者CQ和CQ#时钟来“锁存”。
时钟策略选择方案汇总如下(表3)。
对于任何高于200MHz的频率，强烈建议使用回送时钟。
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历史上的今天
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工作在 3.3VIN 至 15VIN 并可安放在 0.5cm2 PCB 面积内
加利福尼亚州米尔皮塔斯 (MILPITAS, CA) – 2016 年 4 月 14 日 – 公司 (Linear Technology Corporation) 推出三路输出uModule (电源模块)
LTM4632，用于为新型 QDR4 和较老式的 DDR SRAM 之所有三个电压轨供电：VDDQ、VTT、VTTR (或 VREF)。LTM4632 采用一个微型、轻量和超薄的 LGA 封装 (6.25mm x 6.25mm x 1.82mm)，其可焊接在 PCB 的背面，配合采用一个和三个时，占板面积仅为 0.5cm2 (双面) 或 1cm2 (单面)。一个 LTM4632 能提供 3A VDDQ 和 ±3A VTT (=1/2*VDDQ)，所以两个并联的 LTM4632 能够为较大的存储器组提供高达每电源轨 6A。对于超过 6A 的 VDDQ，LTM4632 可配置为与 LTM4630 一起给大型 SRAM 阵列提供介于 18A 和 36A 之间的 VDDQ。如果 VDDQ 已经可用，则可配置 LTM4632 以提供一个高达 6A 的两相单路 VTT 输出。 LTM4632 可采用一个 3.3V 的低输入电源、以及标准的 5V 和 12V 输入 (最高 15V) 工作 。两个输出电压 (VDDQ 和 VTT) 的范围均为 0.6V 至 2.5V。第三个输出是一个用于 SRAM 之 VTTR 的低噪声 10mA 缓冲输出。应用包括 PCIe、基于云的系统、RAID、视频处理和采用这些 SRAM 的网络：DDR / DDR-II / DDR-III / DDR4 / QDR / QDR-II / QDR-II+ 和 QDR4。 LTM4632 包含一个三路输出 DC/DC 稳压器、电压除二电路、电源开关、电感器和支持组件，采用了紧凑和超薄的封装。LTM4632 的额定工作温度范围为 -40°C 至 125°C。E 级版本的千片批购价为每片 7.35 美元，而 I 级版本的千片批购价则为每片 8.09 美元。如需更多信息，请登录 .cn/product/LTM4632。 照片说明：用于 DDR-QDR4 存储器电源的超薄?Module 稳压器 性能概要：LTM4632 ·占板面积为 1cm2 (单面 PCB) 或 0.5cm2 (双面 PCB) 的完整 DDR / QDR4 存储器电源解决方案 ·3A VDDQ + 3A VTT 或两相单路 6A VTT ·宽输入电压范围：3.6V (VIN 连接至 INTVCC) 至 15V ·0.6V 至 2.5V 输出电压范围 ·±1.5%、±10mA 缓冲 VTTR = VDDQ/2 输出 ·外部频率同步 ·超薄型 6.25mm x 6.25mm x 1.82mm LGA 封装
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QDR-II SRAM的功能特性分析及应用中的端接方法和时钟策略
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;;;;;;QDR-II SRAM是用于高速、高带宽操作的理想存储器，这种在兼顾了不同兼容性以及高性能的存储器件蕴育着存储器市场的下一次革命。本文详细介绍了QDR与QDR-II在工作频率和架构上的差异、QDR-II的功能及特性、两种端接实现方法及时钟选择策略。 四倍数据速率(Quad Data Rate，QDR)SRAM技术由赛普拉斯、瑞萨、IDT等公司共同定义并开，并主要面向高性能通信应用。
;;;;;;QDR-II SRAM是用于高速、高带宽操作的理想存储器，这种在兼顾了不同兼容性以及高性能的存储器件蕴育着存储器市场的下一次革命。本文详细介绍了QDR与QDR-II在工作频率和架构上的差异、QDR-II的功能及特性、两种端接实现方法及时钟选择策略。 四倍数据速率(Quad Data Rate，QDR)SRAM技术由赛普拉斯、瑞萨、IDT等公司共同定义并开，并主要面向高性能通信应用。新型QDR-II架构是对该联合开发小组研制的QDR系列高性能网络和通信SRAM产品的一个补充。 目前，人们对高带宽存储器的需求增长迅猛，对于这些高速(数据速率高于200MHz)网络路由器、集线器和交换机来说，现行的存储器标准正在成为瓶颈。高带宽存储器是这些系统的要求之一，QDR同步流水线突发数据存储器是专为满足这些要求而设计的。QDR/QDR-II SRAM不仅极大地增加了系统存储器带宽，而且还可用作面向这些高性能网络系统中的查找表、链接列表和控制器缓冲存储器的存储器解决方案。
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;;;;QDR与QDR-II的差异 QDR-II是专为满足具有高数据速率要求的网络应用而设计的SRAM。表1总结了QDR-II的主要性能特点。 QDR-II架构是在最初的QDR规范的基础上发展而来的，可在非常高的工作频率下提供更高的带宽，并简化数据传送。 QDR-II与QDR架构的主要差异包括增加了DLL，以及额外的半个周期延迟(最初的QDR为1个周期，QDR-II为1.5个周期)。这些变化的结果是使时钟至数据有效时间Tco在167MHz的频率条件下从3.0ns缩减至0.45ns，使数据有效窗口增大，从而提高系统时序性能。另一个结果是出现一个用于实现可靠数据获取的源同步回送时钟(Echo Clock)。 QDR-II的功能
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;;;;QDR-II架构包括两个用于对存储器阵列进行存取的独立端口，分别为一个读端口和一个写端口，利用一根公用地址总线来实现对每个端口的访问。QDR-II采用了两个输入时钟(K和K#)，在两个时钟的上升沿锁存输入数据。一对可选的输入时钟(C和C#)负责控制输出数据寄存器，并决定何时从器件中读出数据。 控制信号包括WPS#(写端口选择)、RPS#(读端口选择)和BWSx#(字节写选择)。置位(asserting)WPS#将启动一个写操作，置位RPS#将启动一个读操作，BWSx#用来执行字节选择写操作。虽然2脉冲串和4脉冲串QDR-II采用相同的控制信号，但这两类器件的地址速率和写数据是不同的。 2脉冲串 在一个2脉冲串器件(图1)中，一个写操作和一个读操作可以在相同的时钟周期启动。由于写端口和读端口共用相同的地址总线，因此2脉冲串QDR-II采用的是一种双倍地址速率(double-address-rate)操作。读存取和写存取分别通过在K脉冲的上升沿置位RPS#和WPS#的方法来启动。读地址被锁存于K脉冲的相同上升沿，而写地址被锁存于K#脉冲的上升沿。两个写数据字在相同的K和K#脉冲上升沿输入SRAM。两个读数据字则在K脉冲上升沿之后的一个半周期从SRAM输出。 4脉冲串 在一个4脉冲串器件(图2)中，在K时钟脉冲的每个上升沿启动一个读存取或写存取。写存取是通过在K脉冲的上升沿置位WPS#来完成的。写地址被锁存于相同的K时钟脉冲上升沿。从K脉冲的后一个上升沿开始，4个连续的数据字被锁存于K和K#脉冲的上升沿。读存取是通过在K脉冲的上升沿置位RPS#来完成的。读地址被锁存于相同的K时钟脉冲上升沿。在下一个K时钟脉冲上升沿之后，通过将C#脉冲(而在单时钟模式中则是K#脉冲)的上升沿用作时钟基准的方法来在输出数据端口上输出4个数据字中的第一个。其余的3个数据字则在随后的3个C和C#脉冲(在单时钟模式中则为K和K#脉冲)的上升沿输出。数据信号的有效脉冲沿与CQ和CQ#回送时钟脉冲的上升沿严格匹配。
;;;;;;;;;;;;;;;;;;;;;;;; 对于单时钟模式中的操作，C和C#时钟输入需要从外部连接至Vdd。选择单时钟模式还是双时钟模式应在启动任何存取操作之前确定。 主要特性分析 1. 输出阻抗匹配电路 阻抗匹配电路使得用户能够设定QDR-II SRAM的输出驱动器的强度。阻抗匹配是通过在ZQ引脚和地之间连接一个电阻器的方法来实现的，ZQ电阻器的阻值应为所需输出阻抗的5倍(在25Ω至70Ω之间)，阻抗匹配电路的精确度约为±15%。该特点使得用户
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应用与方案分类
&&& 目前，处理器性能的主要衡量指标是时钟
