不错，写的很详细
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提供RTL design service (IP)，特别是：
1): PCI/PCI-E IP
2): AHB/AXI/APB IP
3): H.264 编码、解码IP
4): JPEG 编码IP
5): 客户需求的特定RTL
如有需要联系：
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公司看不了回家好好看看
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AR# 63149: Zynq-7000 AP SoC 设计咨询：由 PS_POR_B 复位序列触发的安全锁定
Zynq-7000 AP SoC 设计咨询：由 PS_POR_B 复位序列触发的安全锁定
Description
在初始器件上电方面，当 PS PS_POR_B 在与&最新 PL 电源（VCCINT、VCCBRAM、VCCAUX 或 VCCO_0）上电有关的某个时序视窗中去断言时，器件可进入安全锁定状态，并将防止启动按锁定规范完成。&
该视窗定义为与最新 PL 电源缓升有关的最小及最大时间：
Tslw（最小值）= 从最新 PL 电源达到 250mv& 到安全锁定视窗开始的时间
Tslw（最大值）= 从最新 PL 电源达到 250mv& 到安全锁定视窗结束的时间
我如何评估我的系统是否受到影响？
评估特定系统是否受到影响，既可通过设计规范执行以下测试 1 和测试 2，也可通过硬件进行这两项测试。
重要的测试假设：支持 128K CRC 的 eFuse 不启用，而且不旁路 PLL。
硬件测试步骤：
为 PS_POR_B、VCCINT (PL)、VCCAUX (PL)、VCCBRAM、VCCO_0 (PL) 识别探针点。
对于 PL 电源，可识别芯片附件的探针点，通常在电源旁路电容器上。
使用示波测量测试 1 和测试 &2 信号间的相对时间。
在&&可能出现的风险&情况下，必须通过分析 PS_POR_B 的上电序列和去断言时序来确定它是否可进入安全锁定定时视窗 (Tslw)。&&
Tslw 的最小／最大值取决于几个系统级因素（Zynq-7000 AP&SoC 器件、PS_CLK 频率以及 PL 电源缓升时间）。&
创建上电时序电子数据表计算器一直都可根据客户系统值确定这个范围。 该电子数据表可&附加。
例如在最后的 PL 电源开始缓升后，支持 33.33MHz PS_CLK 和 6ms PL 电源缓升时间的 7Z020 器件就具有 13.45ms 至 38.99ms 的安全锁定时序视窗 (Tslw)。
如果在该视窗过程中 PS_POR_B 被去断言，那该器件就可进入安全锁定状态。
如果在该视窗前后 PS_POR_B 被去断言，那该器件就不会进入安全锁定状态。
如何确定&启动因该活动还没有完成？
所有以下特定征兆都必须出现，才能确定该问题是根本原因：
1.&&&&&& 如果您执行了初始上电
2.&&&&&& 如果在启动过程中，出现了暂停
3.&&&&&& 如果看不到对启动器件的访问
4.&&&&&& 如果在 JTAG 链中出现了 PL JTAG TAP
5.&&&&&& 如果在 JTAG 链中看不到 PS JTAG TAP
6.&&&&&& 在安全锁定后，INIT_B 进入&高&状态，并保持&高&状态
7.&&&&&& 如果 PS_POR_B 去断言进入安全锁定视窗
可提供什么解决方案？
Xilinx 创建了&多个解决方案来避免安全锁定视窗。
这些解决方案可分为以下类别。
使用 PCB 级电路改变最新 PL 电源缓升与 PS_POR_B 之间的时序关系（首选解决方案）
改变 PS BootROM 代码执行时间 (*) 来改变视窗，其方法是
通过烧毁 PS eFuse 位来启用 128K CRC 检测
启用 PLL 旁路 (**)
重要信息：联系本地 Xilinx 现场应用工程师或打开一个 ，获得进一步帮助。
请& 打开一个标题为&安全锁定视窗&的案例展示 & 仅在出现以下信息后：
&所附加电子数据表分析的结果（电子数据表中的时序快照）
&PS_POR_B、VCCINT (PL)、VCCAUX (PL)、VCCBRAM、VCCO_0 (PL) 与 INIT_B 的 Scope 快照（需要信号间的时间关系）
(*)： 不需要改变系统中的 PS BootROM 代码执行时间，其具有严格的启动时序。
使用寄存器初始化功能优化启动时间，可缩短较长的执行时间（请参考&
第 3 章和& ）第 6.3.3 节
(**)：该方法需要 2014.4 FSBL 的一个补丁。查看 。
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02/27/2015君，已阅读到文档的结尾了呢~~
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基于Zynq-7000的高速实时自适应均衡器设计(论)
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分类号 O4 密级 公开 ＵＤＣ 硕 士 学 位 论 文 基于Zynq-7000 可扩展处理平台 的视频监控系统的设计与研究 学 位 申 请 人： 邹永杨 学 科 专 业： 无线电物理 指 导 教 师： 陈明 副教授 二○一五年五月
万方数据 A Dissertation Submitted in Partial Fulfillment of the Requirements for the Degree of Master of Science Design and Research Of Video Surveillance System Based On Zynq-7000 Extensible Processing Platform Graduate Student: Zou Yongyang Major: Radio Physics Supervisor: Associate Professor Chen Ming China Three Gorges University Yichang, 443002, P.R.China May, 2015
万方数据 三 峡 大 学 硕 士 学 位 论 文 三峡大学学位论文原创性声明 本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独立进行研究工作 所取得的成果，除文中已经注明引用的内容外，本论文不含任何其他个人或集体已经 发表或撰写过的作品成果。对本文的研究做出重要贡献的个人和集体均已在文中以明 确方式标明，本人完全意识到本声明的法律后果由本人承担。 学位论文作者签名： 日 期： I I
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FPGA（16）
Zynq（20）
嵌入式（20）
VDMA可以把AXI4-Stream 类型的视频流通过S2MM，写入到DDR3中，反之也可以通过MM2S读入到VDMA接口的外设中。通过内嵌FPGA逻辑分析仪进行观察数据。
本文所使用的开发板是Miz702(兼容zedboard)
PC 开发环境版本：Vivado Design Suite 2015.2
硬件系统工程
新建一个zedboard工程
建好工程后，再新建一个Block Design
点击ADD IP，添加ZYNQ PS
点击Run Block Automation,在弹出的对话框点击OK
双击ZYNQ图标，去掉不用的外设
使能一个HP接口，PL和PS通过VDMA传输数据做准备
设置好后，点击OK
添加VDMA IP Core
点击Run Connection Automation
在弹出的对话框的左上角选择All…,点击OK
再次点击Run Connection Automation
在弹出的对话框的左上角选择All…,点击OK,然后重新生成布局
添加TPG IP Core
双击刚刚生成的TPG图标，作如下设置
按照如图所示连接
按照如图所示连接时钟线
同上把VDMA的m_axis_mm2s_aclk以及s_axis_s2mm_aclk和上述时钟线连在一起
把TPG的aresrtn按照如图所示连接
重新生成布局后，如图所示（右击可以查看高清大图）
添加ILA IP Core（方法很多，这里未必是最好的）
把ila_0的SLOT_0_AXI和VDMA的M_AXI_MM2SS连接在一起
把ila_0的clk和VDMA的aclk连在一起
在添加一个ILA IP Core
把ila_1的SLOT_0_AXI和VDMA的M_AXI_S2MM连接在一起
把ila_1的clk和VDMA的aclk连在一起
完整的硬件结构框图如下（右击可查看高清大图）
右击Bolock design,选择Create HDL Wrapper
再次右击Bolock design,选择Generate output Prouducts
完成点击Run Synthesisi
完成后，点击Generate bitstream（耐心等待下吧,可以去吃个饭，睡会觉或者浏览下论坛的帖子，发几个评论……）
然后再选择，Tools -& set Up Debug
最后，File-&Export-&Export Hardware —-File -&Launch SDK
SDK启动后，新建一个Hello World工程
把helloworld.c里的代码修改如下：
int main()
init_platform();
xil_printf("----------The test is start......----------\n\r");
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x30, 0x4); //reset
S2MM VDMA Control Register
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x30, 0x8); //genlock
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0xAC, 0x);//S2MM Start Addresses
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0xAC+4, 0x0A000000);
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0xAC+8, 0x);
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0xA4, 1920*3);//S2MM Horizontal Size
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0xA8, 0x);//S2MM Frame Delay and Stride
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x30, 0x3);//S2MM VDMA Control Register
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0xA0, 1080);//S2MM Vertical Size
start an S2MM transfer
//AXI VDMA1
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x0, 0x4); //reset
MM2S VDMA Control Register
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x0, 0x8); //gen-lock
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x5C,
//MM2S Start Addresses
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x5C+4, 0x0A000000);
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x5C+8, 0x);
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x54, 1920*3);//MM2S HSIZE Register
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x58, 0x);//S2MM FRMDELAY_STRIDE Register 0 对齐之后为0
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x0, 0x03);//MM2S VDMA Control Register
Xil_Out32(XPAR_AXI_VDMA_0_BASEADDR + 0x50, 1080);//MM2S_VSIZE
cleanup_platform();
按照如下配置配置软件Debug
设置好之后，开发板上电，点击Debug
打开vivado-&open hardware-&program device
成功后，vivado会自动打开硬件调试界面，如图所示
添加触发信号
在hw_ila_1里添加axi_vdma_0_M_AXI_MM2S_ARVALID信号，如图所示：
同上在hw_ila_2里添加axi_vdma_0_M_AXI_S2MM_AWVALID信号
把waveform里不相关的信号去掉
可以单步调试运行或者直接运行
VDMA启动两个通道启动后，wavefom里的波形如下所示：
这里大家可能会注意到有个问题，就是MM2S只传输了一次就停止了，这是问什么呢？大家可以思考下！
总结，在本篇文章我们实现了用VDMA的洗数据，把stream类型的数据转为Memory Map类型的存到内存中，然后用VDMA的读数据把MM的数据转为Stream型。最后还留了个小问题（PS：其实有一步我忘了做了），大家可以思考下！
参考知识库
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排名：千里之外
原创：44篇
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