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教 案3.1 简单门电路（3.1、3.2） ，3.3.1~3.3.2 CMOS 反相器的电路结构和工作原理， 3.3.3 CMOS 反相器的静态输入特性和输出特性， 3.3.3CMOS 反相器的静态输入特性和输出特性， 授 课 3.3.5 其他类型的 CMOS 门电路， 内 容 3.5.1 双极性三极管的开关特性， 概要 3.5.2~3.5.3 TTL 反相器的电路结构和工作原理、静态输入特性和输出特性、负载特 性 3.5.5 其他类型的 TTL 门电路 TTL 门电路和 CMOS 门电路的基本概念及电路分析方法的讨论 理解三极管（包括双极性和 MOS 型）的开关特性；熟练掌握 TTL 反相器的电路结 目 的 构及工作原理，理解主要参数的含义和其他 TTL 门电路实现的功能；掌握 CMOS 反相器的电路结构和工作原理，理解其他 CMOS 门电路的连接规律，学会分析电 要求 路结构。 半导体二极管和三极管（包括双极型和 MOS 型）开关状态下的等效电路和外特性； TTL 的外特性及其应用；CMOS 电路的外特性及其应用。重点难点TTL 和 CMOS 门电路的内部结构和工作原理作 业 3.13.7，3.123.1，63.8，3.9，3.13（a,b.d） 布置本 章 （节） 参 考 书《数字电子技术基础（第五版） 》教学方法 主要教具演讲法、启发式 多媒体课件备注授 课 过 程 及 内 容备 注第三章▲ 3.1 简单门电路（3.1、3.2） 一、 概述 二、 二极管、三极管开关特性 三、最简单门电路 1、二极管与门 2、二极管或门 3、三极管非门 一、门电路概述 1、门电路：是用以实现逻辑关系的单元电路，与基本逻辑关系相对应。 2、主要类型：与门、或门、与非门、或非门、异或门等。 3、正负逻辑体制概念： 在电子电路中，用高低电平表示 0 和 1 两种逻辑状态。VCCS 开------VO 输出高电平, S 合------VO 输出低电平。VI SVO正逻辑：高电位对应“1” ；低电位对应“0” 。 负逻辑：高电位对应“0” ；低电位对应“1” 。 例： A 0 0 1 1 B 0 1 0 1 F 0 0 0 1 A 1 1 0 0 B 1 0 1 0 F 1 1 1 0正与门 负或门 混合逻辑：输入用正逻辑、输出用负逻辑；或者输入用负逻辑、输出用正逻辑。 在数字电路中，电压值具体值多少不重要，只要能判断高低电平即可。 二、二极管、三极管开关特性 1、二极管开关特性 一个 PN 结，具有单向导电性。 外加正向电压时导通，相当于开关闭合； 外加反向电压时截止，相当于开关断开。 正向导通压降：硅管 0.7V，锗管 0.3V。2、三极管开关特性 反向截止，开关断开c b e c饱和导通，开关闭合be 三、 最简单门电路 1、二极管与门（3V 以上为高电平，0.7V 以下为低电平） 设 VCC＝5V，VIH＝3V，VIL＝0V VCC 二极管导通压降 0.7V。D1 A B D2 R YY=ABA 0 0 3 3B 0 3 0 3Y 0.7 0.7 0.7 3.7A 0 0 1 1B 0 1 0 1Y 0 0 0 12、二极管或门（2.3V 以上为高电平） VIH＝3V，VIL＝0V，二极管导通压降 0.7V。D1 A B D2 R YA 0 0 3 3B 0 3 0 3Y 0 2.3 2.3 2.3A 0 0 1 1B 0 1 0 1Y 0 1 1 1Y=A+B 思考题：这些电路虽然结构简单，但不常用。原因是什么？ （发生了电平偏移、级数越多偏移越大，误差也越大，可靠性不高） 3.5 TTL 门电路 3.5.1 双极性三极管的开关特性 三极管非门 分立元件门电路的缺点： （1）体积大、工作不可靠。 （2）需要不同电源。 （3）各种门的输入、输出电平不匹配。根据集成度分为：SSI(100 以下)、MSI(几百个)、LSI(几千个)、VLSI(一万个以上)。 介绍一种用的最多的双极型数字集成电路 TTL 电路。 3.5.2 TTL 反相器的电路结构和工作原理 一、电路结构 二、原理（输出级特点、D1、D2 作用） 三、电压传输特性曲线 四、相关参数 一、电路结构 VCC=5V, VIH=3.4V, VIL=0.2V 二极管压降 0.7V 二、工作原理 1、VI=VIL=0.2V（A=0）时 T1 发射结导通，VB1=0.9V T2、T5 均截止 T4 导通（饱和导通） VO= VCC－VR2－0.7－0.7 ＝3.4V（根据设计参数可得到） ∴A＝0，Y＝1输入级倒相级 输出级2、VI= VIH=3.4V（A=1）时 T1 集电结导通，VB1=2.1V，发射结反向截止 T2、T5 均饱和导通 VC2＝VCES2+0.7=0.3+0.7=1V ∴T4 截止 ∴VO= VCES3=0.3V 即 A＝1，Y＝0 从上面的原理可知：T4、 T5 总是一个导通而另一个截止，故也称为推拉式电 路。 D1 的作用：钳位二极管，抑制输入端可能出现的负极性干扰脉冲，防止输入为 负时 T1 发射结电流过大，起保护作用。 D2 的作用：确保 T5 饱和导通时，T4 可靠截止。 三、电压传输特性曲线 AB 段（截止区） I&0.6V，门截止（T5 的状态） ：V T1 发射结导通 T2、T5 均截止 T4 导通（饱和导通） VO= VOHBC 段（线性区） ：0.6V &VI&1.3V T1 集电结导通，T2 线性放大，T5 仍截止 随着 VI↑→VB1↑→VB2↑→VC2↓→VO↓ CD 段：≈1.4V VI 稍微增大到 1.4V 时，VB1=2.1V T2、T5 迅速饱和导通 T4 截止，VO= VOL 所以称 1.4V 为转折电压或阈值电压，记为：VTH＝1.4V。 DE 段（饱和区） VI&1.4V,门导通 ： T2、T5 饱和导通 T4 截止，VO= VOL 四、输入端噪声容限 1）单独的门： 输入为高电平的噪声容限为：VNH＝VIH－VIH(min) 输入为低电平的噪声容限为：VNL＝VIL(max)－VILⅠ Ⅱ Vo VI11VOH(min) VNH VIH(min)VNL VOL(max)VIL(max)2）对于Ⅱ门： 输入为高电平的噪声容限为： VNH＝VOH(min)－VIH(min) 输入为低电平的噪声容限为： VNL＝VIL(max)－VOL(max)3.5.3 TTL 反相器的静态输入、输出及输入端负载特性 一、输入特性曲线 二、输出特性曲线 三、输入端负载特性曲线 四、输入特性曲线 一、输入特性曲线 输入特性：输入电流随输入电压变化 的特性。 仅考虑输入信号是高电平和低电平，则 输人端的等效电路如图： 设流入发射结的电流为正方向， （1）当 VI=VIL 时：I IL ? ? I1 ? ? VCC ? 0.7 ? VIL R1VCC ? 0.7 ? I IS （输入短路电流） R1I1I1当 VI=0 时， I IL ? ?（2）当 VI&VTH 时，IIH≈0。74 系列反相器在 40μ A 以下。故输入特性曲线如图：输入电压介于高低电 平之间的情况比较复 杂，不作分析。1.4V一、输出特性曲线 输出特性曲线：输出电压随负载电流变化的曲线。 （1）高电平输出特性曲线 VO＝ VOH 时，输出端等效电路为： 输入电压介于高低电平 之间的情况比较复杂， 不 作分析。IB4∴高电平输出特性曲线为： 由于功耗的限制， 高电平输出时负载电 流的最大值应该参照手册的参数值。 另外，从等效电路上看，负载电流实际 是流出门电路，我们称之为拉电流，负载为 带拉电流负载。OIOH(max)OVOH(min)（2）低电平输出特性曲线 VO＝ VOL 时，输出端等效电路为： T5 饱和导通， c－e 间内阻很小(10Ω ) ∴IL 增加，VOL 仅有稍微升高，且呈 线性关系 ∴低电平输出特性曲线为： 另外，从等效电路上看，负载 电流是流入门电路，我们称之为灌 电流，负载为带灌电流负载。注意一个概念，扇出系数：74 系列反相器可驱动同类型反相器的最大数目。二、输入端负载特性曲线 输入端负载特性曲线：输入电压随输入端负载变化的曲线。 等效电路：（1）VI&1.4V 时：VI ? RP (VCC ? 0.7) R1 ? R P若 RP&&R1，则 VI 与 RP 成正比关系。 （2）VI&1.4V 时： T2、T5 迅速饱和导通，VB1=2.1V，被 钳位。 ∴即使 RP↑，VI 不再变化 ∴VI＝1.4V 故输入端负载特性曲线为： ROFF=650~700Ω RON=1.45kΩVIL(max) ROFFRON总结一下本节的相关参数： IIL：低电平输入电流 IIs：输入短路电流 IIH：高电平输入电流 扇出系数 N： ROFF：关门电阻 RON：开门电阻3.5.5 其它类型的 TTL 门电路 一、TTL 与非门 二、TTL 或非门 三、TTL 与或非门 四、TTL 异或门 五、集电极开路的门电路（OC 门） 六、三态输出门电路（TS 门） 一、TTL 与非门 电路图为： 将 TTL 反相器的输入端改为 多发射极三极管。 工作原理：只有当 A、B 同 时为高电平时，T2 和 T5 才同时导 通，并使输出为低电平 VOL。Y ? AB二、TTL 或非门 电路图为： 工作原理：只有 A、B 都 为低电平时， 2 和 T′2 同时截 T 止，T5 截止而 T4 饱和导通，从 而输出高电平。Y?A?B三、与或非门 电路图为： 工作原理：当 A、B 同时为高电平 时，T2、T5 导通而 T4 截止， Y 为低电 平。 同理， C、 同时为高电平时， Y 当 D 也为低电平。只有 A、B 和 C、D 每一 组输入都不同时为高电平时， 2 和 T′2 T 同时截止，使 T5 截止而 T4 导通， Y 为 高电平。Y ? AB ? CD四、异或门 电路图为： 工作原理： （1）A=0,B=0 时： T6 截止，T4、T5 截止， T7、T9 饱和导通，T8 截止 ∴Y=0 （2）A=1,B=1 时： T4、T5 饱和导通，T7 截止 T6、T9 饱和导通，T8 截止 ∴Y=0 （3）A=0,B=1 时： T6 截止，T4 饱和导通、T5 截止 ，T7 截止 ∴T9 截止，T8 饱和导通 （4）同理，A=1,B=0 时： T6 截止，T5 饱和导通、T4 截止，T7 截止 ∴T9 截止，T8 饱和导通 故 Y=1 ∴ Y ? A?B 五、集电极开路的门电路（OC 门） 1、问题的提出 标准 TTL 门电路如何进行与运算？ 能否直接将门电路的输出直接接在一起即“线与”？ 不能。原因是：如图， 若 G1 输出高电平而 G2 的输出低电平，则“线与”后 必然有很大的负载电流同时流过这两个门的输出级。这个 电流将远远超过正常工作电流，可能使门电路损坏。 另外，单个的标准 TTL 门电路的局限性有： （1）无法满足对不同输出电平的需要。 因为电源一经确定，输出的高电平也就固定。 （2） 不能驱动满足驱动较大电流、 较高电压的负载的要求。a) OC 门 （1）OC 门：将输出级改为集电极开路的三极管结构。 电路结构如图所示：? ? 应用时输出端要外接一上拉负载电阻 RL 和电源 VCC ，只要根据要求选择不同 VCC 值，就可以得到所需的 VOH 值。? 应用时输出端要外接一上拉负载电阻 RL 和电源 VCC ，只要根据要求选择不同 ? VCC 值，就可以得到所需的VOH 值。（2）OC 门如何实现“线与” OC 门输出并联的接法及逻辑图如下：A BC D分析：Y1、Y2 任一导通，则 Y=0。 Y1、Y2 全截止，则 Y=1 。 ∴ Y ? Y1 ? Y2 ? AB? CD ? AB ? CD 六、三态输出门电路（TS 门） 1、TS 门是在普通门电路的基础上附加控制电路构成的。 （1）控制端高电平有效的电路结构： （以与非门为例）工作原理：当 EN=1 时，P 点高，D 截止，普通与非门。 当 EN=0 时，P 点低，T2、T5 截止 同时 D 导通，T4 也截止，故输出呈高阻状态。 （2）控制端低电平有效的电路结构：2、TS 门的应用 （1）可以作为 TTL 电路与总线间的接口电路工作时，EN1、EN2、EN3 分 时接入高电平，可以将多个输出信 号轮流送到总线上，而互不干扰。（2）实现数据的双向传输 EN=1 时： G1 工作、G2 高阻，数据 DO 经 G1 反相后送到总线。 EN=0 时： G2 工作、G1 高阻，来自总线的 数据经 G2 反相后由 D I 送出。3.3 CMOS 门电路 MOS 管开关电路知识回顾 ● 3.3.1 CMOS 反相器的工作原理 一、电路结构及工作原理 二、电压、电流传输特性曲线 三、噪声容限 ●3.3.2 CMOS 反相器的静态输入特性和输出特性 一、 输入端保护措施和输入特性 二、 输出特性 MOS 管开关电路知识回顾 1、MOS 管的基本开关电路 2、MOS 管的开关特性 当 VI=VGS& VGS(th)（开启电压）为低电平时： MOS 管工作在截止区， 内阻极高 （108～ 109Ω ）D－S 间相当于一个断开的开关，其 等效电路为图（a） ； ∴VOH＝VDD NMOS 增强型 当 VI=VGS&VGS(th)为高电平时：MOS 管工作在可变电阻区，D－S 间导通电阻很小（1kΩ 以下） ，等效电路为 图（b） ； 若 RD&&RON，则 VOH＝03.3.1 CMOS 反相器的工作原理 将 NMOS 管和 PMOS 管同时制造在一块晶片上的所谓互补器件，简称 CMOS （Complementary -Symmetry MOS） 。 一、电路结构及工作原理 1、电路图为： T1 为增强型 PMOS，T2 为增强型 NMOS。 T1、T2 的开启电压分别为 VGS(th)P 和 VGS(th)N。 （1）VI=0 时： OVGS1O= VDD&OVGS(th)PO VGS2= 0&VGS(th)N ∴T1 导通，T2 截止 ∴VOH＝VDD （2）VI= VDD 时： VGS1= 0&OVGS(th)PO VGS2=VDD&VGS(th)N ∴T1 截止，T2 导通 ∴VOH＝0 电路特点：T1、T2 总是一个导通而另一个截止，即所谓互补状态。 2、突出优点：静态功耗极小 二、电压、电流传输特性曲线 3、电压传输特性曲线 设 VDD& VGS(th)N+OVGS(th)PO且 VGS(th)N=OVGS(th)PO 并设 VIL =VOL=0V，VIH =VOH= VDD 并且 VGS(th)N 用 VTN 表示，VGS(th)P 用 VTP 表示。 电压传输特性曲线如图：AB 段：VI& VGS(th)N ∴OVGS1O= VDD－VI&OVGS(th)PO ∴T1 导通，T2 截止 故 VO＝VOH＝VDD CD 段：VI& VDD－OVGS(th)PO ∴OVGS1O&OVGS(th)PO，VI&VGS(th)N ∴T1 截止，T2 导通 故 VO＝VOL＝0VDD－OVGS(th)POBC 段：VGS(th)N &VI& VDD－OVGS(th)PO ∴OVGS1O&OVGS(th)PO，VGS2&VGS(th)N ∴T1、T2 同时导通 则电路的等效图为：VDD RONP VO RONN若 T1、T2 参数完全对称，则 VI ? VDD 时，RONP＝RONN1 ? VO ? VDD 21 2∴CMOS 反相器的阈值电压 VTH ? VDD1 24、电流传输特性曲线 电流传输特性曲线如图： AB、CD 段漏极电流几乎为 0， BC 段 VI ? VDD 附近电流最大， 故不能使 CMOS 器件长期工作在 BC 段，防止 因功耗过大而损坏器件。1 2三、输入端噪声容限 阈值电压 VTH ? VDD 则 VIH(min) ? VDD ， VIL(max) ? VDD ，VOH=VDD，VOL＝01 2 1 21 2∴VNH＝VOH－VIH(min)＝ VDD VNL＝VIL(max)－VOL＝ VDD1 21 23.3.2 CMOS 反相器的静态输入特性和输出特性 一、输入端保护措施和输入特性 1、输入端保护电路 P96 当 0≤VI≤ VDD 时，保护电路不起作用 当 VI＞ VDD＋VDF 时， D1 导通，VI 被钳位为 VDD＋VDF 当 VI＜－VDF 时， D2 导通，VI 被钳位为－VDF 从而保证加到 C1、C2 上的电压不会超过允许 的耐压极限。D1T1D2T2P128 练习 2.16 2、输入特性iI -0.7V VDD+0.7V二、输出特性 1、低电平输出 （1）∵VOL＝IOLRON ∴随着 IOL↑→VOL↑ （2）在同一 IOL 下，VDD↑→RON↓→VOL↓ 低电平输出特性为：vI2、高电平输出 （1）∵VOH＝VDD－OIOHORON ∴随着OIOHO↑→VOH 略有降低 （2）在同一 IOH 下，VDD↑→RON↓→VOH↑ 高电平输出特性为：小结一下： 3.3.4 其它类型的 CMOS 门电路 一、CMOS 与非门和或非门 二、带缓冲级的 CMOS 与非门和或非门 三、CMOS OD 门 四、CMOS 传输门 五、CMOS 三态门 要求： （1）CMOS 门电路的连接规律； （2）学会分析电路结构。 一、 CMOS 与非门和或非门 电路图为：二者对比，规律： 与非门：NMOS 串，PMOS 并； 或非门：NMOS 并，PMOS 串。 工作原理： （1）与非门： Y ? AB （2）或非门： Y ? A ? BA B 0 0 1 1 0 1 0 1 T1 导通 导通 截止 截止 T2 截止 截止 导通 导通 T3 导通 截止 导通 截止 T4 截止 导通 截止 导通 Y 1 1 1 0 A B 0 0 1 1 0 1 0 1 T1 导通 导通 截止 截止 T2 截止 截止 导通 导通 T3 导通 截止 导通 截止 T4 截止 导通 截止 导通 Y 1 0 0 0此类门电路的缺点： （1）输出电阻 RO 受输入状态影响； （2）输出的高低电平受输入端数目的影响。 二、带缓冲级的 CMOS 与非门和或非门 即在门电路的每个输入端和输出端各增设一级反相器（缓冲器） 。电路图为： （1）带缓冲级的 CMOS 与非门（2）带缓冲级的 CMOS 或非门三、OD 门 即漏极开路门电路，与 TTL 门电路中的 OC 门类似。电路图为：四、CMOS 传输门 1、电路图：逻辑符号设控制信号 C、 C 的高、低电平分别为 VDD 和 0V 2、工作原理： （1）当 C=0， C =1 时 T1、T2 均截止，输入和输出之间呈高阻态，传输门截止。 （2）当 C=1， C =0 时 0&VI& VDD－VGS(th)N 时，T1 导通；OVGS(th)PO&VI& VDD 时，T2 导通。 故 0&VI& VDD 时，T1、T2 至少有一个导通，传输门导通。 3、用途：模拟开关C vI/vO 1 TG vI/vO vI/vO C SW vI/vO五、CMOS 三态门 1、在反相器上增加一对 PMOS 和 NMOS 管构成EN ? 1 时，T1?, T2? 同时截止，输出呈高阻态。EN ? 0 时，T1?, T2? 同时导通，反相器正常。2、在反相器上增加一个控制管和一个与非门或者或非门构成 （1）用与非门控制 EN=0 时， T2? 、T1 截止， 输出呈高阻态。 EN=0 时， T2? 导通，电路正常 Y=A（2）用或非门控制EN ? 1 时， T1? 、T2 截止，输出呈高阻态。 EN=0 时， T1? 导通，电路正常 Y=A3.3.6 CMOS 门电路的特点及正确使用 一、 电路特点（与 TTL 电路比较看） 1、工作速度比 TTL 电路低； 2、带负载能力比 TTL 电路强； 3、电源电压允许范围较大，约 3～18V，抗干扰能力比 TTL 电路强； 4、功耗比 TTL 电路小得多，只有几个μ w，中规模也不会超过 100μ w； 5、集成度比 TTL 电路高； 6、适合特殊环境下工作。 二、正确使用 易受静电感应击穿 1、使用和存放时应注意静电屏蔽； 2、焊接时电烙铁应接地良好； 5、CMOS 多余端不能悬空。本章小结 1、正确理解三极管（包括双极性和 MOS 型）的开关特性和等效电路； 2、重点掌握 TTL 门电路的外特性（逻辑功能和电气特性） 。主要掌握反相器的 电压传输特性和输入端负载特性（即关门电阻 ROFF 和开门电阻 RON） ；掌握 OC 门和三态门的逻辑功能。 3、重点掌握 CMOS 门电路的外特性（逻辑功能和电气特性） 。主要掌握反相器 的电压传输特性；了解 CMOS 门电路的连接规律，学会分析电路结构。当前位置： >>
数字电子实验指导书
『数字电路实验指导书』实验一一、 目的仪器使用及门电路1、掌握门电路逻辑功能测试方法； 2、熟悉示波器及数字电路学习机的使用方法； 3、了解 TTL 器件和 CMOS 器件的使用特点。二、实验原理门电路的静态特性。三、实验设备与器件设备 1、电路学习机 2、万用表 器件 1、74LS00 2、74LS04 3、 CD4001 一片（四 2 输入与非门） 一片（六反向器） 一片（四 2 输入 或非门） 一台 两快四、实验内容和步骤1、 测试 74LS04 的电压传输特性。 按图 1―1 连好线路。 调节电位器， VI 在 0~+3 间变化， 使 记录相应的输入电压 V1 和输入电压 V0 的值。至少记录五组数据，画出电压传输特性。 VI(V) VO(V) 2、测试四二输入与非门 74LS00 的输入负载特性。测试电路如图 1―2 所示。请用万用表 0 0.5 0.9 1 1.2 1.5测试，将 VI 和 VO 随 RI 变化的值填入表 1―1 中。 表 1－1 RI VI VO 3、测试与非门的逻辑功能。 测量 74LS00 二输入与非门的真值表：将测量结果填入表 1―2 中。 表 1―2 74LS00 输入 AB L L H H L H L H Y 输出 电压（V） 输入 AB L L L H H L H H Y CD4001 输出 电压 （V） 100 ? 300 ? 1K 4.7K 5.1K 6.1K 10K4、测量 CD4001 二输入或非门的真值表，将测量结果填入表 1-2 中。 注意 CMOS 电路的使用特点：应先加入电源电压，再接入输入信号；断电时则相反，应先测 输入信号，再断电源电压。另外，CMOS 电路的多余输入端不得悬空。五、预习要求1、阅读实验指导书，了解学习机的结构； 2、了解所有器件（74LS00，74LS04，CD4001）的引脚结构； 3、TTL 电路和 CMOS 电路的使用注意事项。VCCVCC+5V300Ω& &VI V0 VI VO4.7K图 1－1图 1－2实验二一、实验目的用小规模芯片设计组合电路1、学习并掌握小规模芯片（SSI）实现各种组合逻辑电路的方法； 2、学习用仪器检测故障，排除故障。二、实验原理用门电路设计组合逻辑电路的方法。三、实验内容及要求1、用 TTL 与非门和反向器实现“用三个开关控制一个灯的电路。 ”要求改变任一开关状态 都能控制灯由亮到灭或由灭到亮。 试用双四输入与非门 74LS20 和六反向器 74LS04 和开关实现。 测试其功能。 2、用 CMOS 与非门实现“判断输入者与受血者的血型符合规定的电路” ，测试其功能。 要求如下： 人类由四种基本血型― A、B、AB、O 型。输血者与受血者的血型必须符合下述原则；O 型血可以输给任意血型的人，但 O 型血的人只能接受 O 型血；AB 型血只能输给 AB 型血的人， 但 AB 血型的人能够接受所有血型的血；A 型血能给 A 型与 AB 型血的人；而 A 型血的人能够接 受 A 型与 O 型血；B 型血能给 B 型与 AB 型血的人，而 B 型血的人能够接受 B 型与 O 型血。试设 计一个检验输血者与受血者血型是否符合上述规定的逻辑电路，如果输血者的血型符合规定电 路，输出高电平（提示：电路只需要四个输入端，它们组成一组二进制数码，每组数码代表一 对输血与受血的血型对） 。 约定“00”代表“O”型 “01”代表“A”型 “10”代表“B”型 “11”代表“AB”型 3、TTL 与非门和反向器实现一组逻辑电路，其功能自行选定。四、实验设备及器件1、数字电路学习机 2、74LS20 3、74LS04 4、CD4011 一台 三片（双四输入与非门） 一片（六反向器） 两片（四二输入与非门）五、预习要求1、 提前预习实验内容及相关知识。 2、 自行设计电路，画出接线图（用指定器件设计） 。 3、 规定测试逻辑功能方案，画出必要的表格。实验三一、实验目的用中规模芯片设计组合电路1、学习掌握用中规模芯片（MSI）实现各种组合逻辑电路的方法； 2、学习芯片使能端的功能、用法。二、实验原理用集成译码器和数据选择器设计组合逻辑电路的方法。三、实验内容及要求1、用 3-8 线译码器 74LS138 和与非门实现两个二位二进制数乘法运算电路，测试其功能。 用四选一数据选择 74LS153 和与非门实现全减器的电路，测试其功能。 2、 自己选择一组合电路。可用译码器、数据选择器或四位加法器及必要电路实现。四、实验设备及器件1、数字电路学习机 2、74LS138 3、74LS00 4、74LS153 5、74LS04 6、74LS283 7、74LS20 一台 两片（3-8 线译码器） 一片（四二输入与非门） 一片（双四选一数据选择器） 一片（六反向器） 一片（四位二进制全加器） 三片（双 4 输入与非门）五、预习要求1、 提前预习实验内容及相关知识； 2、 自行设计电路。列写必要的真值表、表达式，画出接线图。实验四一、实验目的时序电路实验1、 掌握边沿 JKFF 的功能、动作特点； 2、 掌握用边沿 JKFF 设计同步时序电路的方法； 3、熟悉集成计数器的逻辑功能和各控制端的作用，弄清同步清零和异步清零的区别； 4、熟悉集成计数器的级联扩展； 5、掌握用中规模集成电路计数器设计和实现任意进制计数器的方法。二、实验原理同步时序逻辑电路的设计方法。三、实验内容及要求1、 用双 J-K 负边沿触发器 74LS112 实现同步时序电路。其逻辑功能为：同步十进制加法 计数器，能自启动，有进位输出，测试其功能（采用 8421 码） 2、 用同步十进制计数器 74160 实现 36 进制计数器，要求分别使用异步清除 R D 端，同 步置位 LD 端和进位 C 端，测试其功能。 3、 自选一个时序电路，自行设计。四、实验设备及器件1、数字电路实验逻辑箱 2、74LS112 3、74LS20 4、74LS04 5、74LS00 6、74160 一台 两片（双 JK 负边沿触发器） 两片（双四输入与非门） 一片（六反向器） 一片（四二输入与非门） 二片（同步十进制计数器芯片）五、预习要求1、 提前预习实验内容及相关知识； 2、 课前按实验内容完成题目设计：画出实验电路图。 （主要设计过程要填写在实验报告 中） 3、 定验证方案。实验五一、实验目的数字电路综合实验数字电子技术综合实验是针对《数字电子技术基础》课程要求，通过独立完成一个较 复杂的设计题目训练学生综合运用数字电路基本知识设计、调试电路的能力。二、实验原理组合逻辑电路时序逻辑电路的设计方法。三、实验内容及要求设计题目： （一） 、设计一个 4 人抢答逻辑电路。具体要求如下： 1、每个参赛者控制一个按钮，按动按钮发出抢答信号。 2、竞赛主持人另有一个按钮，用于将电路复位。 3、竞赛开始后，先按动按钮者将对应的一个发光二极管点亮，此时其他 3 人按动按钮 对电路不起作用。 4、有人抢答时蜂鸣器发出 2 秒钟、100HZ 的音响。 （蜂鸣器可由 100HZ 的矩形脉冲直接驱 动） （二） 、设计一个 1~ 5 号的呼叫系统。具体要求如下： 1、1 号优先级最高，优先级依次递减，5 号最低。 2、用数码管显示呼叫信号的号码，没有信号呼叫时显示“0” ；有多个信号呼叫时显示优 先级最高的呼叫号。 3、凡有呼叫就发出间歇 2 秒的呼叫声，直至有应答信号为止。 （三） 、设计一个三位数字显示可控制计时器。要求如下： 1、计时范围为 0~9 分 59 秒，精确到秒。 2、能实现开机自动清零和手动清零。 3、用三位数码管显示计时时间。 4、可随时启动和停止计时，显示当时的计时值。四、预习要求从上述三个题目中任选一个，设计电路；列出所用元件清单；制定实验方案；记录实验 结果。 也可自选一个题目，经教师允许后进行设计。五、报告要求有详细设计步骤，逻辑图，实验结果分析。附录Ι数字电路学习机（SXJ―3C 型）本学习机采用彩色面板、图象清晰。本学习机具有实验功能全，使用灵活，操作方便，电 源种类多，具有短路报警、多种信号显示、自锁紧接插件接插电阻极小、维修简单等优点。一 技术性能（P&20W） 输出 ， 1、 电源： 输入 AC220V ± 10% 2、信号源： （1）单脉冲信号源：有正负两种脉冲。 （2）可调频率脉冲源：其频率范围由 1HZ~500KHZ。 （3）固定频率脉冲源：晶体频率为 4MHZ，分频得到 2M、20K、1K、2、1（HZ） 5 种频率。 3、逻辑电平开关电路：本机设逻辑电平开关 8 只。 4、电平显示电路：本机设有 8 位 LED 显示。 5、数码显示电路：面板上有两位 BCD 七段译码器显示。另有两位共阳七段 LED 数码管。 6、元件库：元件库装有 3 个电位器，10 只电阻，4 只电容。 7、双列直插式集成电路座：面板上装有 8P 两只，14P 六只，16P 六只，20P 一只，28P 一 只，共计 16 只。 ① DC+5V/1A； ②DC+15V/0.2V； ③DC-15V/0.2A。二 电路原理1、电源 直流稳压电源原理图见图附录 1―1。 三种直流稳压电源分别有 LED 指示灯显示。 2、信号源 （1）单脉冲源。原理图见图 3C―2。由正负两种脉冲。输出端有指示灯显示。4002+15MC7815Tvm4002x4 GND +150.2A0.1μ 1μ/35v+220V 2x18V 15W100μ/50v+GND0.1μ 1μ/35v-15100μ/50v vmMC7915T0.2A-15MC7805T4002x2+5+5vm+0.1 μ220V 2X12V 15W4700μ/35v1μ/35v1A图3C-1（2）可调频率脉冲源。图 3C―3 中用压控振荡器 4046 组成占空比为 50%方波脉冲源。频 率范围分成 4 档，每档由微调电位器调节，经缓冲器输出。输出端接有指示灯。其频率范围由 1HZ~500HZ，输出波形占空比基本保持在 50%状态。 （3）固定评频率脉冲源（3C―4） 。本机装有石英晶体多谐振荡器，晶体频率为 4MHZ，用 74LS390、74LS74 分别得到 2M、20K、1K、2、1（HZ）5 种频率，用插口引出。在 1HZ 输出端装 有 LED 显示秒脉冲。5.1K74LS00 1 3 2 144049/215+5 +5 4 6 5 5.1K 74LS00360图 3 C- 23、逻辑电平开关电路 电路图见 3C―5。 本机设逻辑电平开关 8 只，高电平为 4.2V，可输出 1mA。三 使用方法+5680CA 640463 16BIN VCC100KVCINCB7 44049/212VCOUT10μ25V5INH51KGND R181、10K119013360图3C-31、将电源线电插入市电插座，然后接通电源，此时三种电源的三只 指示灯 亮，这表明本 机电源工作正常。 2、面板上 IC 插座均未接电源，实验时应按插入 IC 的引脚接好相应电源线才能正常工作。 3、IC 插入插座前应调整好双列引脚间距，仔细对准插座后均匀压入，拔出时需要用螺丝 刀从两边轻轻翘起。 4、实验前应先阅读指导书，在断开电源开关的状态下按实验线路接好连接线，检查无误后 再接通主电源。 5、实验时更改接线或元器件，应先关断电源，把插错或多余的线拔出，不能一端插在电路 上，另一端悬空，防止短接电路其它部分。四．注意事项1、实验过程中，切勿将杂物放在本机的面板上，以免短路。 2、本机的稳压电源电路中装有短路保护装置，如有报警声时，应首先关电源，排除电路故 障后再接通电源。有时在接通或断开 AC220V 开关时有极短的报警声，这是正常现象。 3、在±15V 电源输出电路中接有保险管（0.5A） 。在做 TTL 电路实验时，为了防止接错电 源，可以予先将±15V 电源的保险座拧开取出保险管。这样±15V 电源没有输出。 4、电平显示电路 本机的电平显示电路，采用 4049（反相缓冲/变换）驱动 LED 发光二极管显示，输出阻抗 Ri≈100K。当显示电路中的高电平时取电流小，只有 ?A 级。几乎不影响电路工作状态。 5、数码显示电路 面板上有两位 BCD 七段数码管。译码器为 74LS47，数码管为共阳七段 LED。 另有二位共阳 七段 LED 数码管，其输入端 a、b、c、d、e、f、g 及小数点 p 都接有输入插口，低电平有效。图 3C-8SXJ-3C 数字电路学习机面板图五、使用注意事项1、测量较高脉冲的方法。 将 Y 信号接入示波器的一种方法是通过一段导线，但这样会受到交流声和寄生信号的干 扰。另一种方法是采用屏蔽电缆，对于频率较低的信号和上升时不太短的脉冲来说，屏蔽电缆 是一般是令人满意的。但对于频率较高且速度较快的脉冲来说，信号会因屏蔽电缆的输入并联 电容而衰减或失真。 补偿的分压探头克服了这类问题。它与 Y 输入端通过屏蔽电缆来连接的方法相比，它能为 被测电路提供较高的负载电阻和较低的并联电容，但这是以衰减输入为代价的，在按坐标刻度 测量信号幅度时需将它计算进去。可利用 10：1 和 50：1 分压比的探头，它们分别相当于 20dB 和 34Db。因此，当用示波器的输入衰减测量信号幅度时，必须用探头的衰减量（以分贝值或直 接的比值）来修正衰减器/刻度值。 还可利用 1：1 增益比的有源探头，但其输入端动态范围有限（约±0.5~±5V） 。探头中的有源 器件一般为场效应晶体管。10：1 无源探头最为通用，其电路示于图 3C―11。调节补偿微调电 容器以得到无倾斜的矩形信号 （注意， 有些示波器具有提供约 6V 峰峰快速上升正向脉冲的探头 测试点，当探头尖接触测试点时，可调节探头使所显示的脉冲为正角，它与欠补偿一样不好。1、 维护及故障排除 维护 （1）防止撞击跌落 （2）用完后拔下电源插头并关闭机箱，防止灰尘、杂物进入机箱。 （3）做完实验后要将面板上插件及连线全部拔出并整理好。 （4）多次使用后可能发生连接线内部接触不良或断开的故障，当实验连接发生故障时应检 查连线。 故障排除 （1）电源无输出：学习机电源初级接有 1.0（0.5）A 熔断器。当输出短路或过载时有可能 烧断熔断管，如烧断，需更换同规格熔断管。 （2）信号源、电源、线路区部分异常（不能调节或无输出） ，检查或更改相应元器件。 （3）注意：打开实验面板时必须拔下电源插头！六 随机附件1、插头连线一套（详见装箱单） 2、使用说明书一本 3、实验指导书一本 4、基本实验集成电路一套（电路型号详见装箱单）附录 II，集成电路外引线功能端排列表00V cc 4B四 2输 入 与 非 门4A 4Y 3B 3A 3Y14131211109811A21B31Y42A52B62Y7G ND04 六位反相器Vcc 6A 6Y 5A 5Y 4A 4Y14131211 109811A21Y32A42Y53A63Y7GND112 双下降沿J-KFFVcc 1RD 2RD 2CP 2K 2J 2SD 2R16K J15Q Q14 13VDD A44001 四2入或非门 12 11 10 9B4 Y4 J K Q Q Y3 B3 A31413 12 +11 109 +811CP21K31J41SD5 +1Q61Q72Q8 +GND1A12B13Y14Y25B26A27VSS138 3线-8线译码器VccY0Y1Y2Y3Y4Y5Y6161514 131211109Y0 A0Y1Y2Y3Y4Y5Y6A1A2S2S3S1Y71A02A13A24S25S36S17Y78GND160Vcc同步计数器QBLD Q QD S2 283C 4位超前进位全加器QccQA1615QccCr CP14 13Vcc12A311F310A49B4 F4FC4B3 QB 15 QCQA1614A3QD 13 S2 12LD11B410F4FC49ABB3F2CDF3S1A41Cr2CP3A4BB25CA26DF17S1A18GNDB1C01F22B23A24F15A16B17C08GND74V cc 2 RD 2D双 上 升 沿 DFF4?2S 22R2Q14131211 109811R 221D3141S D51Q61Q7GND?86 四2输入异或门Vcc 4B 4A 4Y 3B 3A 3Y1413 12 +11 109 +8+ 11A+ 31Y21B42A52B62Y7GND153 双4选1数据选择器Vcc2SA02D32D22D12D02W161514 1312 1110911S2A131D341D251D161D071W8GND20Vcc 2D 2C双4输入与非门4011 四 2入 与 非 门2B 2A 2Y14131211 1098V DDA4B4Y4Y3B3A314131211 109811A21B341C51D61Y7GND1A12B13Y14Y25B26A27V SS实验六 用 PLD 芯片设计组合电路（一） 组合逻辑 3-8 译码器的设计说明：本书将以实验一为例详细介绍 altera 公司 max+plusII 10.0 版本软件的基本应用，其 它实验将不再赘述。读者在通过本实验后将对 max+plusII 软件及 CPLD/FPGA 的设计与应用有 一个比较完整的概念和思路。此书因篇幅有限，仅仅介绍了 max+plusII 软件的最基本、最常用 的一些基本功能，相信读者在熟练使用本软件以后，你定会发现该软件还有好多非常方便、快 捷、灵活的设计技巧与开发功能。由于编者能力有限，不详之处再所难免，我们希望得到你的 指正与包含。一、实验目的1、通过一个简单的 3－8 译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、掌握组合逻辑电路的静态测试方法。 3、初步了解可编程器件设计的全过程。二、 实验步骤MaxplusII 软件的基本操作与应用 （一）设计输入： 1．软件的启动：进入 Altera 软件包，打开 MAX+plus II 10.0 软件,如图 6-1 所示。图 6-1 进入 MAX+plus II 10. 0 界面 2．启动 File \ New 菜单，弹出设计输入选择窗口，如下图 6-2 所示。或点击下图 6-3 主菜单 中的空白图标 ，进入新建文件状态。图 6-2 新建文件对话框图 6-3 工具栏 3、选择 Graphic Editor File，单击 ok 按钮，打开原理图编辑器，进入原理图设计输入 电路编辑状态，如下图 6-4 所示：图 6-4 新建图形文件 4、设计的输入 1）放置一个器件在原理图上 a．在原理图的空白处双击鼠标左键，出现窗口，如图 6－6，也可单击鼠标右键，出现 窗口如图 6－5，选择“Enter symbol..”,出现窗口，如图 6－6，进入器件选择输入窗口。图 6－5 放置元件图 6－6 选择器件窗口 b． 在“symbol name”提示处（光标处）输入元件名称或用鼠标双击库文件（在提示 窗”Symbol Libraries”里的各个文件） ，在提示窗“Symbol Files”中双击元件或选中元件按下 OK 即可将该器件放置到原理图中。 c． 如果安放相同元件，只要按住 Ctrl 键，同时用鼠标拖动该元件复制即可。 d．一个完整的电路包括：输入端口 INPUT、电路元器件集合、输出端口 OUTPUT。e．下图 6－7 为 3-8 译码器元件安放结果。图 6－7 3－8 译码器的元件布局 2）添加连线到器件的管脚上： 把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画 出连线。3-8 译码器原理图如图 6－8 所示。图 6－8 3－8 译码器原理图 3）标记输入/输出端口属性 分别双击输入端口的“PIN-NAME” ，当变成黑色时，即可输入标记符并回车确认；输出 端口标记方法类似。本译码器的三输入断分别标记为：A、B、C；其八输出端分别为：D0、D1、 D2、D3、D4、D5、D6、d7。如下图 6－9 所示。图 6－9 管脚命名 4）保存原理图 单击保存按钮图标，对于新建文件，出现类似文件管理器的图框，请选择保存路径、文 件名称保存原理图，原理图的扩展名为.gdf，本实验中取名为 test1.gdf。 5）点击 File\Project\set project to current file 设置此项目为当前文件,如下图 6 －10 所示。注意，此操作在你打开几个原有项目文件时尤为重要，否则容易出错。图 6－10 设计当前工程图 此时在软件窗口的顶层有路径指示，见下图 6－11图 6－11 当前路径指示 至此，你已完成了一个电路的原理图设计输入的整个过程。（二） 电路的编译与适配 1、选择芯片型号 选择当前项目文件欲设计实现的实际芯片进行编译适配，点击 Assign\Device 菜单选择芯 片，如下图 6－12 对话窗所示。如果此时不选择适配芯片的话，该软件将自动把所有适合本电 路的芯片一一进行编译适配，这将耗费你许多时间。该例程中我们选用 CPLD 芯片来实现，如 用 7000S 系列的 EPM7128SLC84-6 芯片；同样也可以用 FPGA 芯片来实现，你只需在下面的对 话窗口中指出具体的芯片型号即可。图 6－12 CPLD 器件选择窗口 注意： EPM7128SLC84-15 和 EPF10K1084-4 不是快速芯片， 要将提示窗“Show Only Faster Speed Grades”前面的“√”去掉。 2、编译适配 启动 MAX+plus II \ Compiler 菜单， 或点击主菜单下的快捷键 ， 打开编译窗口。 Start 按开始编译，并显示编译结果，生成下载文件。如果编译时选择的芯片是 CPLD，则生成 * ?pof 文件；如果是 FPGA 芯片的话，则生成* ?sof 文件，以备硬件下载编程时调用。同时生成 * ? rpt 报告文件，可详细查看编译结果。如有错误待修改后再进行编译适配，如下图 6－13 所示。 注意，此时在主菜单栏里的 Processing 菜单下有许多编译时的选项，视实际情况选择设置。图 6－13 编译窗口如果说你设计的电路顺利地通过了编译，在电路不复杂的情况下，就可以对芯片进行编程 下载，直到设计的硬件实现，至此你已经完成了一个 EDA 的设计与实现的整个过程。如果你 的电路有足够的复杂，那么其仿真就显得非常必要。 （三）电路仿真与时序分析 MaxplusII 教学版软件支持电路的功能仿真（或称前仿真）和时序分析（或称后仿真） 。 众所周知，开发人员在进行电路设计时，非常希望有比较先进的高效的仿真工具出现，这将为 你的设计过程节约很多时间和成本。由于 EDA 工具的出现，和它所提供的强大的（在线）仿真 功能迅速地得到了电子工程设计人员的青睐，这也是当今 EDA（CPLD/FPGA）技术非常火暴的原 因之一。下面就ＭaxplusII 软件的仿真功能的基本应用在本实验中作一初步介绍，在以后的实 验例程中将不在一一介绍。 首先我们介绍功能仿真，即前仿真。 1、编译选择 a.选择 MAX+plus II \ Compiler 菜单，进入编译功能。 b. 此时主菜单已改变如下图 6－14。点击主菜单“Processing”,“Functional SNF Extractor”， 如下图 6－14。图 6－14 选择仿真类型菜单 c. 此时编译窗口改变如下图 6－15。这时下一步做的仿真是功能仿真。图 6－15 功能仿真 2、添加仿真激励信号波形 a． 启动ＭaxplusII\Ｗavefrom editor 菜单，进入波形编辑窗口，如下图 6－16。图 6－16 波形编辑窗口 b．将鼠标移至空白处并单击右键，出现如下图 6－17 所示对话窗口。图 6－17 调入设计管脚 c．选择Ｅnter nodes from snf 选项并按左键确认，出现下图 6－18 所示对话筐，单击 和 按钮，选择欲仿真的Ｉ／Ｏ管脚。图 6－18 加入要仿真的管脚d．单击ＯＫ按钮，列出仿真电路的输入、输出管脚图，如下图 6－19 所示。在本 电路中，３－８译码器的输出为灰色，表示未仿真前其输出是未知的。图 6－19 仿真前波形 e．调整管脚顺序，符合常规习惯，调整时只需选中某一管脚（如 拖止相应位置即可完成。如图 6－20 所示。）并按住鼠标左键图 6－20 调整管脚顺序 f．准备为电路输入端口添加激励波形，如下图 6－21 所示。选中欲添加信号的管脚，窗口 左边的信号源即刻变成可操作状态， 如箭头和圆括弧所示。 根据实际电路要求选择信号源种类， 在本电路中我们选择时钟信号就可以满足仿真要求。图 6－21 编辑输入管脚波形 g．选择仿真时间：视电路实际要求确定仿真时间长短，如下图 6－22 所示。在当前主菜单 “File”的下拉菜单中选中“End Time”,出现如图 6－22 中箭头所指的窗口，在提示窗“Time” 中输入仿真结束时间，即可修改仿真时间。在本实验中，我们选择软件的默认时间 1us 就能观 察到 3-8 译码器的 8 个输出状态。图 6－22 h．为 A、B、C 三输入端口添加信号：先选中 A 输入端“ 的时钟信号源图标“ ” ，然后再点击窗口左侧”添加激励波形，出现下图 6－23 对话窗口。图 6－23 设计输入波形 i．在本例程中，我们选择初始电平为“0” ，时钟周期倍数为“1”（时钟周期倍数只能为 ， 1 的整数倍）并按 OK 确认。经上述操作我们已为 A 输入端添加完激励信号，点击全屏显示如下 图 6－24 所示。图 6－24 设计引脚 A 为时钟 j． 根据电路要求编辑另外两路输入端口的激励信号波形， 在本实验中， ３－８译码器的Ａ、 Ｂ、Ｃ三路信号的频率分别为１、２、４倍关系，其译码输出顺序就符合我们的观察习惯。按 上述方法为 B、C 两路端口添加波形后单击左边全屏显示图标“ 结果为下图 6－25 所示。 ” ，三路激励信号的编辑图 6－25 输入波形设置 k．保存激励信号编辑结果：使用 File\Save 或关闭当前波形编辑窗口时均出现下图 6－26 对话框，注意此时的文件名称不要随意改动，单击 OK 按钮保存激励信号波形。图 6－26 保存波形编辑文件 3．电路仿真 a． 打开 MaxplusII\Simulator 菜单， 或点击主菜单下的快捷键 如下图 6－27 所示。 ， 弹出仿真对话窗口，图 6－27 电路仿真窗口 b．确定仿真时间，End Time 为“1”的整数倍。注意：如果在添加激励信号的时未设置结 束时间的话，此时在仿真窗口中就不能修改 End Time 参数。在该例程中，我们使用的是默认时 间，单击 Start 开始仿真，如有出错报告，请查找原因，一般是激励信号添加有误。本电路仿真 结果报告中无错误、无警告，如下图 6－28 所示。图 6－28 仿真结束 c．观察电路仿真结果，请单击激励输出波形文件 图标,如下图 6－29 所示。图 6－29 仿真结果窗口 d． 由图可见，我们所设计的 3-8 译码器顺利地通过了仿真，设计完全正确。至此功 能仿真结束。 下面我们介绍时序仿真。 （一） 、选择编译 1.选择 MAX+plus II \ Compiler 菜单，进入编译功能。 2. 此时主菜单已改变如下图 6－30。点击主菜单“Processing”下拉菜单中“Timing SNF Extractor”,编译窗口便改变如下图 6－30。图 6－30 时序仿真窗口 编译完成后，下一步所做的仿真既是时序仿真。 （二） 、时序仿真 1．打开 MaxplusII\Simulator 菜单，弹出其对话窗口，如下图 6－31 所示。点击“Start” 开始时序仿真。图 6－31时序仿真窗口 图标,如下图 6－32。2．观察电路仿真结果，请单击激励输出波形文件图 6－32 仿真结果图 仔细观查电路的时序，在空白出单击鼠标坐键，出现测量标尺，然后将标尺拖至欲测量的 地方，查看延时情况从上图可以看到，我们这个电路在实际工作时，激励输出有 15.2 个 ns 的 延迟时间。至此，你以完成和掌握了电路的仿真功能。 在有的电路仿真时，可能需要修改仿真步长，在主菜单“Options”下拉菜单中选中“Grid Size”, 如下图 6－33。图 6－33 修改网格大小菜单 出现如下图 6－34 窗口，在提示窗“Grid Size”对应的光标行修改数据，然后点击“OK”确 认。图 6－34 设置网格参数 在时序仿真的过程中，也可能需要对激励波形反复做修改，如下图 6－35，用鼠标点住某 一处波形拖动，出现黑色的条，即被选中。此时可通过选择主窗口左边的波形键选择高低电平， 如图 6－36：图 6－35 设计激励信号窗口当您想直接打开一个已经编辑好的文件时,可用主菜单“File”下拉菜单中的 “Open”项,或使用主菜单下的快捷键 如下图 6－37。图 6－36图 6－37 打开已编辑的文件 会出现以下“Open”窗口，如图 6－38。在“Drives”提示窗中可选择驱动器名称，在 “Directories” 提示窗中可选择文件路径，如图中，双击“ 目录下，打开它里面的所有文件。双击 ” ，可返回到 。在提，即可返回到 D 盘根目录下示窗“Show in Files List”中选择文件类型，如.gdf、 .tdf、 .vhd 等，或可显示所有文件。 在提 示窗“Files”中选择要打开的文件，该文件名称会出现在“File Name”提示窗中。点击“OK”键确 认，即可打开该文件。图 6－38 打开文件窗口 当您打开一个现有的文件后，若要编译该文件，切记要指定路径和元器件。 指定路径可用前面讲过的方法， 在主菜单 “File” 的下拉菜单 “Project” 中选择 “Set Project to Current File” 。也可采用如下方法，在主菜单“File”的下拉菜单 “Project” 中选择“Name” ， 或点击快捷键 ，出现如图 6－39 的窗口。在此窗口中确定工程文件的路径和名称。指定 工程文件路径后，可在软件窗口的顶层有提示。如图 6－40。图 6－39指定工程名图 6－40 当前编辑窗口 （四） 、管脚的重新分配与定位: 启动 MAX+plus II \ Floorplan Editor 菜单命令， （或按 快捷图标）出现如图 6－41所示的芯片管脚自动分配画面（读者可在芯片的空白处试着双击鼠标左键，你能发现这样操作 可在芯片如图 1－41 和芯片内部之间如图 6－42 进行切换，可观察芯片内部的逻辑块等） 。图 6－41 芯片管脚分配图 Floorplan Editor 显示的是该设计项目的管脚分配图。这是由软件自动分配的。用户可随意改变管脚分配，以方便与你的外设电路进行匹配。管脚编辑过程如下： 1、 按下窗口左边的手动分配图标 ，所有管脚将会出现在 窗口，如下图 6－43 中箭头所示。 2、 用鼠标按住某输入/输出端口，并拖到下面芯片的某一管脚上，松开鼠标左键，便可完 成一个管脚的重新分配（读者可试着在管脚之间相互拖拽，你会觉得非常方便） 。注意：芯片上 有一些特定功能的管脚，如时钟端，清零端等，进行管脚编辑时一定要注意，一般管脚都放置 在 I/O 口。另外，在芯片器件选择中，如果选的是 Auto，则不允许对管脚再进行手工分配。当 你对管脚进行二次调整以后，一定要再编译一次，否则程序下载以后，其管脚功能还是为当初 的自动分配状态。3、 可选用自动分配方式，点击软件窗口左侧图标，管脚会自动分配到器件的各个管脚。分配完成后请注意重新编译。用自动分配后，如果要修改，则要手工分配，点手工分配， 所有的管脚重新回到“Unassigned Nodes &”窗口中。然后再一个一个的把管脚分配在器件上。图 6－42图 6－43 编译后的管脚列在 unassigned node 窗口 （五） 、器件的下载编程与硬件实现 一）实验箱电路板上的连线 用三位拨码开关提供三位译码器的输入信号， A、 C 对应的管脚与三个拨码开关相连； 将 B、 用 LED 灯来表示译码器的输出，将 D0...d7 对应的管脚分别与 8 只 LED 等相连。 A B C LED0 LED1 LED2 LED3 LED4 LED5 LED6 LED7 0 0 0 亮 灭 灭 灭 灭 灭 灭 灭 1 0 0 灭 亮 灭 灭 灭 灭 灭 灭 0 1 0 灭 灭 亮 灭 灭 灭 灭 灭 1 1 0 灭 灭 灭 亮 灭 灭 灭 灭 0 0 1 灭 灭 灭 灭 亮 灭 灭 灭 1 0 1 灭 灭 灭 灭 灭 亮 灭 灭 0 1 1 灭 灭 灭 灭 灭 灭 亮 灭 1 1 1 灭 灭 灭 灭 灭 灭 灭 亮 二）器件的编程下载 1、 启动 MAX+plus II \ Programmer 菜单或点击快捷图标 ，如果是第一次启用的话，将出现如图 6－44 所示的对话框，请你填写硬件类型，在“Hardware Type”提示窗中选择“byte blaster” ，在“Parallel Port”提示窗出现“Lpt1:0x378”,并按下 OK 确认即可。 如图 6－45。图 6－44 器件下载窗口图 6－45 下载口选择 2、 选中主菜单下的 JTAG \ Multi-Device JTAG Chain 菜单项（第一次起用可能回出现问话 筐，视实际情况回答确认） 。 3、 启动 JTAG \ Multi-Device JTAG Chain Setup…菜单项，如图 6－46 所示。图 6－46 下载文件选择窗口 4、 点击“Select Programming File…”按钮，选择要下载的.Pof 文件（CPLD 器件的下载文件后缀是.Pof，FPGA 器件的下载文件后缀是.sof） 。然后按 Add 加到文件列表中，如图 6 －47 所示。如果不是当前要下载编程的文件的话，请使用 Delete 将其删除。图 6－47 添加下载文件 5、 选择完下载文件以后，单击 OK 确定，出现下图 6－48 的下载编程界面。图 6－48 下载文件窗口 6、 单击 Program 按钮，进行下载编程（如是 FPGA 芯片，请点击 Configure） ，如不能正确 下载，请点击如图 6－47 的 Detect jtag chain info 按钮进行 JTAG 测试，查找原因，直至完 成下载，最后按 OK 退出。至此，你已经完成了可编程器件的从设计到下载实现的整个过程。 7、 结合电路功能，观察设计实现的正确结果。说明：通过对本实验的学习，相信读者对 MaxplusII 软件已经有了一定的认识，同样对 CPLD/FPGA 可编程器件的整个设计过程有了一个完整的概念和思路。当然本书因篇幅和编者水 平有限，其软件的其它应用不能一一在此介绍，有关内容请参考相关教材及书物。附: 用硬件描述语言完成译码器的设计： （1） 、生成设计项目文件。（2） 、启动 File \ New 菜单命令，如图 6－49: （3） 、选择 Text Editor file，点击 OK； （4） 、键入程序如下： SUBDESIGN test1 ( a,b,c:INPUT; d0,d1,d2,d3,d4,d5,d6,d7: OUTPUT; ) BEGIN CASE (c,b,a) IS WHEN 0 =& d[7..0]=1; WHEN 1 =& d[7..0]=2; WHEN 2 =& d[7..0]=4; WHEN 3 =& d[7..0]=8; WHEN 4 =& d[7..0]=16; WHEN 5 =& d[7..0]=32; WHEN 6 =& d[7..0]=64; WHEN OTHERS =& d[7..0]=128; END CASE; END;图 6－49 新建文本方式文件（5） 、保存为 .tdf 文件，然后进行编译适配即可。 其它操作都与原理图设计输入相同。（二） 组合逻辑电路的设计一、实验目的1． 掌握组合逻辑电路的设计方法。 2． 掌握组合逻辑电路的静态测试方法。 3．加深 PLD 设计的过程，并比较原理图输入和文本输入的优劣。二、实验的硬件要求1．输入：按键开关（常高）4 个；拔码开关 4 位。 2．输出：LED 灯。 3．主芯片:Altera EPF10K10LC84-4。三、实验内容1. 设计一个四舍五入判别电路，其输入为 8421BCD 码，要求当输大于或等于 5 时，判别 电路输出为 1，反之为 0。 2. 设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。 （即 任一开关的合断改变原来灯亮灭的状态） 3. 设计一个优先权排队电路，其框图如下： 排队顺序： A=1 最高优先级 B=1 次高优先级 C=1 最低优先级 要求输出端最高只能有一端为“1” ，即只能是优先级较高的输入端所对应的输出端为“1” 。四、实验连线1. 四位拔码开关连 D3，D2，D1，D0 信号对应的管脚，OUT 输出信号管脚接 LED 灯。 2. 四位按键开关分别连 K1，K2，K3，K4 信号对应的管脚，OUT 输出信号管脚接 LED 灯。 3. A、B、C 信号对应管脚分别连三个按键开关。 输出 A_OUT,B_OUT,C_OUT 信号对应的管脚分别连三个 LED 灯。 （具体管脚参考反标注原 理图和实验箱上的标记）五、实验原理（供教师参考）图 6－50 四舍五入原理图 1．①原理图 如图 6－50 ②AHDL 硬件描述语言输入： SUBDESIGN t2_1 ( d0,d1,d2,d3:INPUT; out: OUTPUT; ) BEGINIF( (d3,d2,d1,d0) &= 5 ) THEN out=VCC; ELSE out=GND; END IF; END; 实验源程序名是 t6－50.gdf。 2．①原理图： 如图 6－51图 6－51 四个开关控制一个灯原理图 ②AHDL 硬件描述语言输入： SUBDESIGN t2_2 ( k0,k1,k2,k3:INPUT; out: OUTPUT; ) BEGIN TABLE (k3,k2,k1,k0) =& B&0000& =& GND; B&0001& =& VCC; B&0011& =& GND; B&0010& =& VCC; B&0110& =& GND; B&0111& =& VCC; B&0101& =& GND; B&0100& =& VCC; B&1100& =& GND; B&1101& =& VCC; B&1111& =& GND; B&1110& =& VCC;B&1010& =& GND; B&1011& =& VCC; B&1001& =& GND; B&1000& =& VCC; END TABLE; END; 实验源程序名是 t6－51.gdf。 3．①原理图： 如图 6－52图 6－52 ② AHDL 文本源程序： SUBDESIGN t2_3 ( a,b,c:INPUT; a_out,b_out,c_out: OUTPUT; ) BEGIN IF a THEN a_out=VCC; b_out=GND; c_out=GND; ELSIF b THEN a_out=GND; b_out=VCC; c_out=GND; ELSIF c THEN a_out=GND; b_out=GND; c_out=VCC; ELSE优先级控制原理图a_out=GND; b_out=GND; c_out=GND; END IF; END; 实验源程序名是 t19-3.gdf。 输入输出接实验板中的按键开关，LED 灯等。六、实验报告要求对于原理图设计要求有设计过程。 详细论述实验步骤。 写一些对于两种硬件设计输入法的优劣心得。实验七 触发器功能的模拟实现一、实验目的1． 掌握触发器功能的测试方法。 2． 掌握基本 RS 触发器的组成及工作原理。 3． 掌握集成 JK 触发器和 D 触发器的逻辑功能及触发方式。 4． 掌握几种主要触发器之间相互转换的方法。 通过实验，体会 EPLD 芯片的高集成度和多 I/O 口。 实验源程序是 t7-1.gdf。二、实验说明将基本 RS 触发器，同步 RS 触发器，集成 J-K 触发器，D 触发器同时集成一个 EPLD 芯片中模拟其功能，并研究其相互转化的方法。 实验的具体实现要连线测试。实验原理如图 7-1 ：图 7-1电路中各个触发器的仿真波形图如下：图 7-2RS 触发器仿真波形图图 7-3RS 锁存器仿真波形图图 7-4JK 触发器仿真波形图图 7-5 D 触发器仿真波形图三、实验连线输入信号 Sd、 对应的管脚接按键开关,CLK 接时钟源 Rd （频率在 1Hz 左右） 输入信号 J， ； K， D，R，S 对应的管脚分别接拨码开关；输出信号 QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD 对应管脚分别接 LED 灯。另外准备几根连线，在改变为 T‘触发’器时，短接相应管脚，或连接“0” “1”电平。 四、实验报告：填下述表格表一，表二，表三，表四。 表一： RS 寄存器Rd 0 1 1 0Sd 1 0 1 0QNQ说明表二： RS 锁存器 R X X X X 0 0 1 1 S X X X X 0 1 0 1 CLK X X X 0 1 1 1 1 Rd 1 0 0 1 1 1 1 1 Sd 0 1 0 1 1 1 1 1 Qn Qn+1 Qn-1 说明表三： JK 触发器 J X X X X X 0 0 1 1 K X X X X X 0 1 0 1 CLK X X X 0 1 ※ ※ ? ? Rd 0 1 0 1 1 1 1 1 1 Sd 1 0 0 1 1 1 1 1 1 Qn Qn+1 NQn+1表四： D 触发器 INPUTS D X X X X X 0 1 CLK X X X 0 1 á á Rd 0 1 0 1 1 1 1 Sd 1 0 0 1 1 1 1 OUTPUTS Q NQ分别将 JK 触发器和 D 触发器接成 T 触发器，模拟其工作状态，并画出其波形。实验八一、实验目的扫描显示电路的驱动了解教学系统中 8 位八段数码管显示模块的工作原理，设计标准扫描驱动电路模 块，以备后面实验调用。二、实验内容1. 用拨码开关产生 8421BCD 码,用 EPLD 产生字形编码电路和扫描驱动电路， 然后进行仿真， 观察波形，正确后进行设计实现，适配化分。调节时钟频率，感受“扫描”的过程，并观察字 符亮度和显示刷新的效果。实验源程序是 t8_1.gdf。 2. 编一个简单的从 0～F 轮换显示十六进制数的电路。实验源程序是 t8_2.gdf。三、实验原理四位拔码开关提供 8421 BCD 码，经译码电路后成为 8 段数码管的字形显示驱动信号。 （A…G）扫描电路通过可调时钟输出片选地址 SEL[2..0]。由 SEL[2..0]和 A…G 决定了 8 位 中的哪一位显示和显示什么字形。SEL[2..0]变化的快慢决定了扫描频率的快慢。 1. 参考电路 T8_1.GDF （时钟频率 〉40HZ,如下图所示）2. 参考电路 T8_2.GDFT8_1.gdf 原理图示 （时钟频率&2HZ,如下图所示）T8_2.GDF 原理图示 实验连线： 输入信号：D3，D2，D1，D0 所对应的管脚同四位拔码开关相连； 清零信号 RESET 所对应的管脚同按键开关相连； 时钟 CLK 所对应的管脚同实验箱上的时钟源相连； 输出信号： 代表扫描片选地址信号 SEL2， SEL1， LEL0 的管脚同字符点阵显示模块的四位扫描驱动地址 SEL0～SEL3 的低 3 位相连，最高位地址接“0” （也可以悬空） ； 代表 7 段字码驱动信号 A,B,C,D,E,F,G 的管脚分别同扫描数码管的段输入 a,b,c,d,e,f,g 相连。四、实验报告1. 字形编码的种类， 即一个 8 段数码管可产生多少种字符， 产生所有字符需多少根被译码 信号线？ 2. 字符显示亮度同扫描频率的关系， 且让人眼感觉不出光烁现象的最低扫描频率是多少？五、附译码器 DELED 的源代码SUBDESIGN deled ( num[3..0]:INPUT; a,b,c,d,e,f,g: OUTPUT;) BEGIN TABLE num[3..0] =& a,b,c,d,e,f,g; H&0& H&1& H&2& H&3& H&4& H&5& H&6& H&7& H&8& H&9& H&A& H&B& H&C& H&D& H&E& H&F& END TABLE; END; =& 1,1,1,1,1,1,0; =& 0,1,1,0,0,0,0; =& 1,1,0,1,1,0,1; =& 1,1,1,1,0,0,1; =& 0,1,1,0,0,1,1; =& 1,0,1,1,0,1,1; =& 1,0,1,1,1,1,1; =& 1,1,1,0,0,0,0; =& 1,1,1,1,1,1,1; =& 1,1,1,1,0,1,1; =& 1,1,1,0,1,1,1; =& 0,0,1,1,1,1,1; =& 1,0,0,1,1,1,0; =& 0,1,1,1,1,0,1; =& 1,0,0,1,1,1,1; =& 1,0,0,0,1,1,1;实验九用 PLD 芯片设计计数器及时序电路一、实验目的1． 了解时序电路的经典设计方法 （D 触发器和 JK 触发器和一般逻辑门组成的时序逻辑电 路） 。 2． 了解通用同步计数器，异步计数器的使用方法。 3． 了解用同步计数器通过清零阻塞法和预显数法得到循环任意进制计数器的方法。 4． 理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。 5． 了解同步芯片和异步芯片的区别。二、实验内容1．用 D 触发器设计异步四位二进制加法计数器。实验源程序是 t9_1.gdf。 2．用 JK 触发器设计异步二一十进制减法计数器。实验源程序是 t9_2.gdf。 3．用 74LS161 两个宏连接成八位二进制同步计数器。实验源程序是 t9_3.gdf。 4．用 74LS390 两个宏连接成八位二一十进制异步计数器。实验源程序是 t9_4.gdf。 5．用 74LS161 用清零和置数法组成六进制和十二进制计数器。实验源程序是 t9_5.gdf。 6． 分别用 D 触发器和同步计数器加译码电路的方法构成 7 进制电路实现如下编码： 0， 2，5，3，4，6，1。实验源程序是 t9_6.gdf。三、实验原理及连线实验内容中的 6 个实验均要通过实验四的“扫描显示电路”内容进行显示，具体连线 根据每个实验内容完成时的管脚化分和定义，同相应的输入、输出接口功能模块相连，扫 描模块的连接参考实验八。t9_1.gdf 原理图示 说明: 计数时钟频率 clk& 1Hz; 扫描时钟频率 ckdsp& 40Hz; 四位 D 触发器接成异步计数器; SEL0～SEL2 为扫描地址（控制八位数码管的扫描顺序和速度）; A…G 为显示译码输出,代表数码管的八个段位（即 a,b,c,d,e,f,g） T9_2.gdf 原理图示八位数码管同时顺序显示 0～F。 说明基本同上。 减法计数只需对上图稍加处理。T9_3.gdf 原理图示 说明: 计数时钟频率 CKCNT& 4Hz, 扫描时钟频率 CKDSP& 40Hz; 两个 74LS161 串接成典型的同步计数器; SH8_4 块完成扫描数据的切换; SEL0,A…G 说明同前;两位数码管同时顺序显示 00～FF。t9_4.gdf 原理图示 说明基本同前; 两位数码管同时顺序显示十进制 00～99。T9_5.gdf 原理图示 说明: 计数时钟频率 CKCNT& 0.5Hz, 扫描时钟频率 CKDSP& 40Hz; 清零法分别完成 0～4、0～B 的顺序计数; 置位法分别完成 3～9、3～F 的顺序计数; 用八位数码管显示四个计数状态。T9_6.gdf 原理图示 说明: 计数时钟频率 CLK& 0.5Hz, 扫描时钟频率 CKDSP& 40Hz; 这是按 0,2,5,3,4,6,1 变化的七进制计数器;图中包括两个独立的实现方法,一种为异步清 零, 一种为同步清零,两种方法同时显示； t9_6.gdf 用 74LS161 计数器加译码的方法实现异步清零七进制计数器的设计; 同时用状态机的方法实现同步清零七进制计数器的设计（具体实现请见 AHDL 程序）; 五、实验报告： 说明在 EPLD 设计中，同步设计和异步设计的不同之处。 并且说明芯片的不同结构对于设计的实现有何不同。附录Ⅲ可编程器件实验系统概述主要术语摘要： * EDA（电子设计自动化） ：Electronic Design Automation * PLD（可编程逻辑器件） ：Programmable Logical Device * CPLD（复杂可编程逻辑器件） ：Complex Programmable Logical Device * FPGA（现场可编程门阵列） ：Field Programmable Gates Array * ISP（在系统可编程） ：In System Programmable * ASIC（专用集成电路） ：Application Specific Integrated Circuits * JTAG (边界扫描测试技术)：Join Test Action Group * VHDL (硬件描述语言)：Very high speed IC Hardware Description Language随着电子设计自动化（EDA）技术的不断发展，其含义已经不止局限在当初的类似 Protel 电路版图的设计自动化概念上,而当今 的 EDA 技术更多的是指芯片内的电路设计自动化。也就 是说，开发人员完全可以通过自己的电路设计来定制其芯片内部的电路功能，使之成为设计者 自己的专用集成电路（即 ASIC）芯片，这就是当今的用户可编程逻辑器件（PLD）技术。 可编程器件已有很久的发展历史了，其功能之卓越和成熟已经令当今的电子工程师们赞叹 不已，除了它体积小、容量大、I/O 口丰富、易编程和加密等优点外，更突出的特点是其芯片 的在系统可编程技术。也就是说它不但具有可编程和可再编程的能力，而且只要把器件插在系 统内或线路板上， 就能对其进行编程或者再编程， 这种技术被称为在系统可编程技术， 简称 ISP 技术。ISP 技术打破了产品开发时必须先编程后装配的惯例，而可以先装配后编程，成为产品 后还可以在系统反复编程。ISP 技术使得系统内硬件的功能象软件一样被编程配置，可以说可 编程器件真正做到了硬件的“软件化”自动设计，这就是当今的 EDA 电子设计自动化技术。 可以不夸张地说由于可编程器件的出现，传统的（数字）电路设计方法和过程得到了一次革命 和飞越。 可编程器件可分为数字可编程器件和模拟可编程器件两类。前者之技术发展已经相当成 熟，在大量的电子产品中早已得到了实际应用；后者相对来说发展要晚一些，其现有的芯片功能也比较单一。数字可编程器件按其密度可分为低密度 PLD 和高密度 PLD 两种，低密度 PLD 器件如早期的 PAL、GAL 等，它们的编程都需要专用的编程器，属半定制 ASIC 器件；高密度 PLD 又称复杂可编程逻辑器件， 如市场上十分流行的 CPLD、 FPGA 器件， 它们属于全定制 ASIC 芯片，编程时仅需以 JTAG 方式与计算机并口相连即可。此书将主要以数字可编程逻辑器件 （CPLD、FPGA）之设计与应用进行系统描述，有关模拟可编程器件的说明请参考本公司的其 他书物。 CPLD/FPGA 同属于高密度用户可编逻辑程器件，其芯片门数（容量）等级从几千门~几万 门、几十万门以上不等，在很大程度上他们具有类似之处，比如其电路设计方法都一样。相比 而言，CPLD 适合于做各种算法和组合逻辑电路设计，而 FPGA 更适合完成时序比较多的逻辑 电路。由于 FPGA 芯片采用 RAM 结构，掉电以后其内部程序将丢失，在形成产品时一般都和 其专用程序存储器配合使用。电路设计人员在使用 CPLD/FPGA 器件进行电路设计时不需过多 的考虑它们的区别，因为其电路设计和仿真方法都完全一样，不同之处在于芯片编译或适配时 生成的下载文件不一样而已。 可编程器件 CPLD/FPGA 厂商比较众多，如 Altera、Lattice、Xilinx、Actel 公司等，本公司 推出的这套实验系统兼容这几家厂商的 CPLD 和 FPGA 芯片。上述几家公司推出的芯 均配有功能强大的开发软件，不仅支持多种电路设计方法，如电原理路图、硬件描述语言 VHDL 等，而且还支持电路仿真和时序分析等功能。有关可编程器件的具体使用在实验系统例 程中将详细介绍给读者。 CPLD/FPGA 技术发展十分迅速，我们和广大读者一样，也在不断地学习。由于编者水平 有限和时间仓促，本指导书中错误和遗漏之处在所难免，衷心希望读者批评指正。第一部分 实验开发系统硬件介绍一、实验系统概述此系列实验系统针对数字电路设计 CPLD/FPGA 及模拟电路设计技术有一总体上的概念。 其中 II、III 型均为数字电路设计实验开发系统，IV、V 型为数、模混合可编程器件实验开发系 统。这些系列设备都能不同程度地满足高校的现代电子技术 EDA 教学和数字电路及其它相关 实验课程的要求。由于可编程器件的设计灵活性，其系统更能满足高校的相关课程设计，毕业 设计及大学生电子设计竞赛等。对于程度较高的同学，本系统极其丰富的功能单元和可搭接的 灵活性，使他们完全能够做出超出大纲要求的具有复杂性和创造性的综合实验。同时该系统也 是从事教学及科研的广大教师和电子工程师的理想开发工具。希望读者能从中得到裨益，并提 出宝贵的改进意见。二、配套软件Max+plus II 10.0 基础版 (商业版见报价单及相关资料说明) 1.运行环境 Win95/98 2.层次化设计 支持 3.原理图输入 支持 4.文本输入 支持 5.AHDL 输入 支持 6.VHDL 输入 支持 7.原理图设计宏库 基本库 8.仿真和时序分析 支持 9.逻辑综合 支持 10. 硬件编程/下载 支持 11.支持芯片 Max7000 全系列（如 7000A、7000B、7000E、7000S 等）和 Max9000 系列等 Flex、10K（如 10K 系列的 10K10、20、30、50、10K100 等） 、10KE 系列等三、系统硬件组成（一）IV 型实验箱结构组成： 1． CPLD/FPGA 适配器板：标准配置是本公司的 EPF10k10 或 MAX7128 接口板。主要负 责整个系统与不同公司不同类型的芯片实现通讯，下载接口是数字芯片的下载接口（DIGITAL JTAG） 主要用于 CPLD/FPGA 芯片的数据下载。 ， 该适配器板目前我公司提供有 Altera、 Lattice、 Xilinx 公司的不同门数的芯片。也可根据客户需求专门订做。 ２．扫描驱动类接口： 1）8 位八段数码管显示输出 系统的显示采用 8 位 8 段共阴极数码管（高电平有效） ，所对应的接口序号为： 8 位段驱动接口： b、 d、 f、 Dp； 位位驱动采用 3-8 译码产生， a、 c、 e、 g、 8 对应的接口为： SEL0~SEL2， 悬空为高电平，其具体的对应关系如下表所示：LED 数码管显示接口及对应的显示状态接口序号SEL2 1 1 1 1 0 0 0 0 SEL1 1 1 0 0 1 1 0 x SEL0 1 0 1 0 1 0 1 X数码管 状态第 1 位亮 第 2 位亮 第 3 位亮 第 4 位亮 第 5 位亮 第 6 位亮 第 7 位亮 第 8 位亮2）4×8 键盘输入 本矩阵键盘为 4×8 键盘， 其接口电路原理图如图 Y-5 所示， 口分别为 KIN0、 I/O KIN1、 KIN2、 KIN3、SEL0、SEL1、SEL2，其中 SEL0、SEL1、SEL2 位于 16×16 点阵区。 3）16×16 位发光二极管（LED）点阵 E2PROM （2864） 用来保存字符数据信息， ， 接口序号为： 数据线： D0~D7； 地址线： A0~A11； 片选线：/CE；读有效信号线：/OE；写有效信号线：/WE。 16×16 点阵显示，各驱动接口为：第一行到第十六行对应的为 L0~L15，第一列到第十六 列驱动采用 3-8 译码，对应的接口为 SEL0~SEL3。具体对应关系见下表： 点阵显示接口对应关系表 SEL3 1 1 1 1 1 1 1 1 0 0 0 0 0 SEL2 1 1 1 1 0 0 0 0 1 1 1 1 0 SEL1 1 1 0 0 1 1 0 0 1 1 0 0 1 SEL0 1 0 1 0 1 0 1 0 1 0 1 0 1 点亮列号 第1列 第2列 第3列 第4列 第5列 第6列 第7列 第8列 第9列 第 10 列 第 11 列 第 12 列 第 13 列0 0 00 0 01 0 00 1 0第 14 列 第 15 列 第 16 列3．通用数字式接口 1）18 个按键开关。 2）18 个拨码开关。 3）12 红、黄、绿发光二极管按交通灯形式排列。 4）8 位直线排列 LED 等。 4．模拟器件及接口 1）扬声器（高电平 TTL 驱动） 。 2）AD558 数/模转换（8 位，0~5V 电压输出） 。有两种输出方式。第一种，将短路子 接在左侧的两个铜柱上，Ｄ／Ａ转换输出到Ｄ／Ａ ＯＵＴ区域的６个孔输出；第二种，将短 路子接在右侧的两个铜柱上，Ｄ／Ａ转换输出接到ＬＭ３５８的同相输入端。 3） LM358 单电源二运放。与 AD558 配合，将ＡＤ５５８的输出接到ＬＭ３５８的 同相输入端，作为他的同相输入信号；在ＬＭ３５８的右上脚，有ＴＥＳＴ ＩＮ 模块，它 的信号可作为ＬＭ３５８的反相输入端。 5．模拟信号源模块 模块中第一排端口为输入口，第二排端口为输出口，分别说明如下： Diff IN：需差分转换信号输入口； Mux IN1：需叠加信号 1 输入口； Mux IN2：需叠加信号 2 输入口； Diff OUT+：差分信号正极性输出端口，为 Diff IN 差分后的信号； Diff OUT-：差分信号负极性输出端口，为 Diff IN 差分后的信号； Mux OUT：叠加信号输出端口，为 Mux IN1 与 Mux IN2 相加后的信号； SIN_OUT 312KHz：正弦信号 312KHZ 输出端口； 6．支持模拟可编程器件 支持 Lattice 公司的 Pac10、20、80 芯片组，并增添了单片机和一些信号源。本系统 适合做数摸混合电路实验及单片机和可编程器件系统实验，还可方便的扩展部分接口实验等。 7．其它： 1）E2 PROM 2864 2）连线若干。 3）双时钟源（从 4MHZ~1HZ） 。 4）可变电阻器，产生可变的模拟电压量（0~5V） 。 5）支持 JTAG 方式的下载编程接口。 6）可扩展单元（类似面包板） 。 EDA-IV 实验箱结构框图如下：图附录 1―1 EDA-IV 型实验箱结构框图图附录 1―2 EDA-IV 型实验箱结构图 1、 单片机接口模块 本单片机为开放性设计，可自由下载程序，对整个系统无任何影响。可以实现 CPLD/FPGA 与单片机的接口实验，以及高级的 FPGA 开发，其对应的接口为： P0 口：D0～D7；P1 口：P10～P17； P2 口：P20～P27；复位信号输出：RESET P3 口分别对应为：/RD、/WR、RXD、TXD、T0、T1、INT0、INT1 其他接口为：ALE、PSEN RESET 复位端口提供一高电平脉冲。2、 可调数字信号源 时钟信号源可产生从 1.2Hz～20MHz 之间的任意频率。 该电路采用全数字化设计，提供的最高方波频率为 20MHz，最低频率为 1.2Hz，并且频率可 以在这个范围办内随意组合变化。整个信号源共有六个输出口（CLK0～CLK5） ，每个输出口输出 的频率各不相同，通过 JP1～JP11 这 11 组跳线来完成设置的，其中： CLK0 输出口的频率通过 JP7（CLK0）来设置的，这样输出的时钟频率种类为 20MHz、10MHz、 5MHz、2.5MHz、1.25MHz； CLK1 输出口的频率通过 JP1（F_SEL1）及 JP8（CLK1）来设置，输出频率对应的关系为： FCLK1=20MHz×F_SEL1×CLK1 CLK2 输出口的频率通过 JP1（F_SEL1） 、JP2（F_SEL2）及 JP9（CLK2）来设置，输出频率 对应的关系为： FCLK2=20MHz×F_SEL1×F_SEL2×CLK2 、JP2（F_SEL2） 、JP3（F_SEL3）及 JP10（CLK3）来 CLK3 输出口的频率通过 JP1（F_SEL1） 设置，输出频率对应的关系为： FCLK3=20MHz×F_SEL1×F_SEL2×F_SEL3×CLK3 、JP2（F_SEL2） 、JP3（F_SEL3） 、JP4（F_SEL4）及 CLK4 输出口的频率通过 JP1（F_SEL1） JP11（CLK4）来设置，输出频率对应的关系为： FCLK4=20MHz×F_SEL1×F_SEL2×F_SEL3×F_SEL4×CLK4 、JP2（F_SEL2） 、JP3（F_SEL3） 、JP4（F_SEL4） 、JP5 CLK5 输出口的频率通过 JP1（F_SEL1） （F_SEL5）及 JP6（CLK5）来设置，输出频率对应的关系为： FCLK5=20MHz×F_SEL1×F_SEL2×F_SEL3×F_SEL4×F_SEL4×CLK5 比如要得到 1.2Hz 的信号,短路子的设置如下: JP1 F_SEL1：1/16 JP2 F_SEL2：1/16 JP3 F_SEL3：1/16 JP4 F_SEL4：1/16 JP5 F_SEL5：1/16 JP6 F_SEL6：1/16 JP7 CLK0： 1.25M 信号输出 CLK5。第二部分软件介绍一、软件简介及安装（一）软件简介 Max+plus II教学版软件是免费的，你需要到Altera公司的网页去申请一个授权号（软件 安装部分有详细说明） 。其正式（商业）版需要到Altera公司的中国代理购买，它带有一个软件 狗，需置于计算机并行口上。开放版支持仿真和时序分析、VHDL语言设计。 （二）软件的安装 该软件运行在Windows95/98操作系统下。软件的安装步骤如下： 1. 将光盘插入PC机光驱，假定您的光驱号为E:， 2. 运行E：\maxplusII10.0\full\setup.exe文件； 3. 运行setup.exe文件后如图附录2―1所示；图附录2―1 安装启动界面 4. 按Next，并选择Yes接受协议，出现图附录2―2；图附录2―2安装设计界面图附录2―3 安装路径选择界面 5. 单击Browse按钮，选择安装路径(假设为d:\)，按下Next，直到安装完成。这时该软 件自动在d:\生成maxplus2等文件夹。 6. 将光盘里随机附送的LICENSE.DAT 文件拷贝至安装后的D:\maxplus2软件包根目录 下即可。注意：license.dat文件来自于Altera网站授权或代理商授权。 7. 点击windows程序组下的altera\ maxplusII 10.0 图标，启动本软件，如下图附录2―4所示。注意：第一次启动软件会有几个对话窗口，提示没有安装License文件或软件狗， 并附有其公司网址及如何申请license授权文件等详细说明。图附录2―4 软件启动界面 8. 选择并点击Options\license setup菜单，如下图附录2―5所示：图附录2―5 第一次进入软件界面 单击license setup，使用Browse浏览指出license.dat文件所在路径。即：当初拷贝 license.dat文件后的路径d:\maxplus2\license.dat,如下图附录2―6所示。图附录2―6 指定授权文件界面 9. 点击ok按钮确认即可，至此你已经成功地完成了整个软件的安装。 注意：本安装过程以其10.0版本为例介绍的，其它版本安装过程类似。 （三） 、试验指导样例程序的简单说明： 1. 必须将光盘中的E： \test\altera\test1…test9所有子目录完整的拷贝至硬盘某目录 下,并去掉包括隐含文件在内的所有文件的只读属性，否则将不能正常使用。 2. 实验一的所有相关文件在Ｅ：\TEST\ALTERA\test1\目录下...... 实验二的所有相关文件在E：\TEST\ALTERA\test2\目录下......依此类推。每一实验我们都作 了测试，并下载到了实验箱，在应用中有什么问题请与我们联系。 3. 每一个实验的关键文件.gdf文件（原理图） 、.tdf文件（设计综合语言） 、.vhd文件。 其余都是系统生成的临时文件。如果系统在编译中出现不可预料的错误（这种情况很少发生） ，建议将所有临时文件都删去，然后重新启动软件包。二、软件使用举例（一） 软件设计流程如下图附录2―7 （二） 件使用的以实验一组合逻辑3-8译码器的设计为例做说明。具体内容参见实验部分 的实验一。图附录 2―7 CPLD/FPGA 设计流程
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