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->【Xilinx技术小组】
在做一个v6器件的原理图,给fpga的输入时钟通常需要分配在fpga的全局时钟引脚上,但是如果时钟是从普通IO上进入FPGA的,在fpga实现上有什么方法解决这个硬件设计的问题?
另外,时钟在FPGA内部倍频后需要输出到FPGA外部给其他器件使用,那么对这个时钟输出的pin分配有什么特殊要求吗?是否也必须分配在全局时钟引脚上?或者分配在SRCC,MRCC引脚上?
专家答复:
1. 只能进入后加上BUFG,但是精准度大打折扣。
2. XILINX不推荐如此使用,但是如果能满足时序要求,使用也没有什么问题。不需要放在特定的管脚上。114网址导航可以参考FPGA的user guide来看,包括package说明文档,一般的xilinx的始终管脚名字叫MRCC或者SRCC的。MRCC是多个bank的,SRCC是单bank。一般是这样,详细信息可以找user guide。
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soga……多谢啦!
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& & 能否详细说明一下?我看到PlanAhead里头显示的都是诸如AD12之类的普通管脚啊……
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看原理图啊,带有GCLK的都是全局时钟管脚
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哦,多谢了~
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看该fpga的datasheet 管脚定义
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