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第五章 综合的约束与优化
综合的一个很重要的概念就是：单纯的映射是远远不够的，更重要的是设计的整体优化。一方面设计工程师为综合规定必要的约束，例如对面积、速度、功耗的要求等，从而使优化有所依据；另一方面选择合适的综合器是优化程度的决定性因素。同一个设计使用不同的综合器所得到的优化结果可以相差3～5倍。
第一节 综合约束
5-1-1 概述
综合约束是对可测量的电路特性所定义的设计目标，比如面积、速度和电容等。如果没有这些约束，Design Compiler工具将不能有效地对你的设计进行最优化。
在对设计进行优化时，Design Compiler支持两种类型的约束：
设计规则约束（Design rule constraints）
最优化约束（Optimization constraints）
设计规则约束是固有的，在工艺库里定义；这些约束条件是为了保证设计
的功能正确性，适用于使用工艺库的每一个设计；可以使这些约束比最优化约束更为严格。
最优化约束是外在的，由设计者自己定义；最优化约束描述设计指标，在整个dc_shell工作期间应用于当前设计；它们必须接近于现实情况。
Design Compiler试图同时满足设计规则约束和最优化约束，但设计规则约束必须首先被满足。设计者可以以命令行形式交互式的指定约束或者在一个约束文件里指令约束。
图5.1显示了主要的设计规则约束和最优化约束，以及如何用dc_shell界面命令来设置这些约束。
图5.1 Major Design Compiler Constraints
第二节 设置设计规则约束
这一节将讨论最常用的设计规则约束：
? 转换时间（Transition time）
? 扇出负载（Fanout load）
? 电容（Capacitance）
Design Compiler给设计对象赋予属性来表示这些设计规则约束。表5.1列出了每一个设计规则约束对应的属性名
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create_clock和create_generated_clock的约束
& 22:50:49
/ 个人分类：
1.&create_generated_clock只继承master_clk的latency属性。不继承uncertainty、clock gating什么的。但是它们是属于同一时钟域的同步时钟。除了latency外，你可以认为他们是不同的时钟，没有任何关系。所以generated_clock需要设置latency、uncertainty、gating_check和transition。2.&请教sc create创建服务不能启动的问题_windows吧_百度贴吧
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请教sc create创建服务不能启动的问题收藏
我用下面的两条指令写成了批处理，服务创建成功 可是就是不能启动 请教一下 这是怎么回事 知道的兄台指点一下 谢谢！sc create NewService1 binpath= d:\activesync.exe type= own start= autosc start NewService
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Blast Create官方介绍
Blast Create™现了从RTL到门极布局之间可预测的路径。
该工具是实现通用逻辑和高性能数据路径综合、DFT分析和插入、物理综合、功率优化以及静态时序分析的统一环境。由Blast
Create生成的Physical Netlist™(门极布局)
实现了RTL设计师和版图设计工程师之间干净利落的交付，消除了为达到时序收敛要求而进行的耗时的版图与综合之间的迭代。
着深亚微米设计的复杂性和密度急剧增加，设计收敛和产品及时面世的目标也越来越难以实现。因此，业界需要一个快速的、高容量的、统一的RTL和物理综合解
决方案。Blast Create正是能够满足上述需求的解决方案，确保了逻辑设计师们在RTL阶段迅速识别并修正问题。利用Blast
Create，逻辑设计师们能够综合、校验综合的网表和他们所设计的RTL的易测性、
验证设计约束、检测可测试性设计(DFT)冲突，以及面向面积、时序、功率、布线拥挤度以及晶粒的利用等因素检查设计的可行性。由于确信设计能够实现时序
收敛，因此逻辑设计师可以满怀信心地将门极布局结果传递给物理设计师。
Create构建在微捷码(Magma)公司历经生产验证的、 基于增益的综合、
FixedTiming技术以及统一数据库模型之上。为了满足性能需求，传统的综合工具利用静态线圈负载估算，过度抑制了设计。而且，为了改善物理信息的
实施，还需要额外的单点工具。与之不同的是，Blast Create
利用实际的性能需求和物理约束综合RTL，同时生成门极布局网表，可以传递给任意一个版图规划系统。
主要特点：
功能完整的、基于增益的综合
兼容IEEELRM，支持Verilog, Verilog 2K, System Verilog, VHDL and VHDL 93标准，通常使用综合pragmas
完整的结构化优化
嵌入式的数据路径模块生成和算法表达式综合
自动流水线操作，寄存器时序重定功率减小技术
支持标准接口–SDC,.lib
整合的DFT流程
对RTL和网表的DFT检查
自动修正DFT冲突
扫描链插入物理优化
自顶向下和自底向上的层次化扫描
内存BIST、逻辑BIST、TAP和边界扫描、ATPG(可选的)
实现BIST、ATPG的第三方接口
迅速、准确的静态时序分析
全增量多模式时序分析
层次化的时序约束
时序和ESP(增益)报告
传递给第三方流程
Verilog网表
DEF、PDEF物理网表
生成SDC、SDF、SPEF
先进的优化
逻辑重构和克隆
处理重负载的缓冲
布局过程中的架构交换
增量寄生提取和静态时序分析
结构化的ASIC特殊单元映射(可选项)
结构化的ASIC约束驱动的物理综合(可选项)
多-Vt库、多-Vdd、多阈值CMOS(MTCMOS)和电源门控支持(可选项)
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