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一种基于FPGA的抢答器设计
摘 要：介绍一种基FPGA的抢答器设计，给出了顸层电路原理图和主模块的部分VHDL源程序。利用MAX＋PLUSⅡ开发平台完成了编译、仿真，并下载到EPF10K10LC84―4器件中进行测试。该抢答器不仅能实现
【题　名】一种基于FPGA的抢答器设计
【作　者】严世胜 钟承尧
【机　构】海南师范大学物理与电子工程学院 海南海口571158
【刊　名】《电脑与电信》2009年 第11期 31-33页　共3页
【关键词】抢答器 FPGA VHDL 仿真
【文　摘】介绍一种基FPGA的抢答器设计，给出了顸层电路原理图和主模块的部分VHDL源程序。利用MAX＋PLUSⅡ开发平台完成了编译、仿真，并下载到EPF10K10LC84―4器件中进行测试。该抢答器不仅能实现互锁、自锁和倒计时功能，而且能用声音、数码管准确提示抢答的优先结果和犯规情况，具有广泛的应用前景。
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抢答器,FPGA,VHDL,仿真
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浙江理工大学学报，第２７卷。第２期，２０１０年３月
ＪｏｕｒｎａｌｏｆＺｈｅｊｉａｎｇＳｃｉ―ＴｅｃｈＵｎｉｖｅｒｓｉｔｙ
Ｖ０１－２７，Ｎｏ．２，Ｍａｒ．２０１０
文章编号：１６７３―３８５１（２０１０）０２―０２４９―０５
基于ＦＰＧＡ的多路抢答器设计与实现
杨俊秀，赵文来，鲍佳
（浙江理工大学信息电子学院，杭州３１００１８）
摘要：在心＋ＰＬＵＳⅡ软件平台的基础上，基于ＶＨＤＬ语言及图形输入，采用Ｈ，ＧＡ技术设计了一款６
路抢答器，同时，给出了抢答器系统的各个功能模块及对应模块具体电路图。通过对系统进行编译、仿真，并下栽到
ＦＬＥＸｌＯＫ系列ＥＰＦｌＯＫｌ０【麟４－４器件进行测试。结果表明：本设计能实现自锁和互锁，正确显示最先抢答的选手
号码，并对答题时间进行３０ｓ的限时报警以及复位重新抢答功能。
关键词：多路抢答器；ＦＰＧＡ；ＶＨＤＬ；仿真
中图分类号：ＴＮ７０２
文献标识码：Ａ
抢答器是各类竞赛中的必备设备，以客观的电子电路进行状态判断，避免竞赛的不公平。现行的抢答器
实现方案主要有两种：一种是小规模数字逻辑芯片和触发器，另外一种用单片机。小规模数字逻辑电路设计
思路简单，但电路实现起来比较复杂；单片机实现相对灵活，但随着抢答组数的增加存在Ｉ／Ｏ口不足的问
题。本设计采用ＦＰＧＡ现场可编程技术，避免了硬件电路的焊接与调试，同时由于ＦＰＧＡ的Ｉ／Ｏ端口丰富，可以在设计的基础上略加修改实现具有多组输入的抢答器，增强了系统的灵活性。
１抢答器系统结构
１．１设计要求
本系统设计一个智力竞赛抢答器，具有６路抢答输入，各自可通过按钮手动申请抢答，要求能够识别最先抢答的信号，用ＬＥＤ显示该组号；对抢答所剩的时间进行计时、显示、超时报警，同时具有复位功能。
在设计过程中先将系统模块化，然后逐步实现，系统设计原理图如图１。
当６路抢答者之一抢先按下按钮时，抢答器能准确判断出抢答
者，并显示组号。抢答应具有互锁功能，即某组抢答成功时，能自动
封锁其它组的抢答信号；还应具备自锁功能，即抢答成功后，反复按动该组按钮，不影响组号的显示。主持人开关控制整个系统复位、抢答开始及倒计时开始，抢答成功后倒计时停止；若３０Ｓ内无人抢答则报警器响起。
图１抢答系统原理图
１．２基于集成电路的抢答器
基于设计要求，可以采用传统的小规模数字逻辑芯片和触发器实现，即使用ＴＴＬ电路和小规模的数字
集成电路来完成逻辑电路图。使用这些标准的逻辑器件是最便宜的，且设计简单，但实现复杂，因要求考虑
收稿日期：２００９一０９一０４
作者简介：杨俊秀（１９７６一），女，河南开封人，硕士，讲师。主要从事电磁场理论、高频电路方面的教学与科研工作。
浙江理工大学学报２０１０年第２７卷
布线和复杂的电路焊接调试等工作，如果出现错误，改动起来特别麻烦。用Ｄ触发器实现的４路抢答电路如图２所示，其中７４１４８之后接译码及显示，图２中未画出。
｛ＩＣＬＲＮ
｛ＩＣＬＫ｛２ＰＲＮ
１ＱＩＱＮ２Ｑ２ＱＮ
｛２ＣＬＲＮ
ＤＬＩＰ．ＦＬＯＰ
ｌｐＲＮｌＤ１ＣＬＲＮｌＣＬＫ２ＰＲＮ２Ｄ２ＣＬＲＮ２ＣＬＫ
ＩＰ．ＦＩ
ｌＱｌＱＮ２Ｑ２ＱＮ
砌璐加刖心Ｎ
一蝌Ⅲ州州喇Ⅲ峤
图２用Ｄ触发器实现的抢答器
其中，Ｓ１代表主持人开关，实现复位及抢答开始，９１、９２、９３、群代表４路抢答选手有效输入信号。该电
路即可以实现组与组之间的互锁，也能实现自锁，但实现起来连线较多，布线、焊接、调试困难，且可靠性差。
随着ＦＰＧＡ的出现，作为可编程的集成度较高的ＡＳＩＣ，可将任意的逻辑程序化，简化硬件电路，缩短产品研
发周期，提高系统可靠性。
２基于ＦＰＧＡ的抢答器
现场可编程门阵列（ＦＰＧＡ）是２０世纪８０年代中期出现的高密度可编程逻辑器件，它内部集成度高，主要由与阵列、或阵列、输入缓冲电路、输出单元等组成。具有在片上编程功能，根据逻辑关系编写程序设计电路，完成某个电路或系统的功能，设计出的电路按硬件方式工作，延迟时间小，工作性能稳定，安装简单。
ＦＰＧＡ设计一般采用自顶向下、由粗到细的原则，从系统功能要求人手，进行功能划分和结构设计。顶
层指系统的整体要求，最下层指具体的逻辑电路实现。自顶向下将数字系统整体分解为各个子系统和模块，子系统如规模较大则可进一步分解为更小的子系统和模块，直到系统中各个模块关系合理，便于实现。
ＲＳ触发器模块设计
用双Ｄ触发器７４７４创建ＲＳ触发器及符号，如图３（ａ）、图３（ｂ）所示，ＧＳｌ、ＧＳ２表示置数端，ＧＲｌ、ＧＲ２
表示复位端，均低电平有效，１Ｑ、２Ｑ为原码输出，Ｎ１Ｑ、Ｎ２Ｑ为反码输出。
ＧＳｌＧＲｌ（’ｓ２
１ＰＲＮＩＤ
：ＣｃＬＬＲＲＮｌ躅
２ＰＲＮ２Ｄ２ＣＬＲＮ２ＣＬＲ
ＤＦＬＩＰ－ＦＬＯＰＳ
２Ｑ２ＱＮ
ＩＱＮＩＱ２ＱＮ２Ｑ
（ａ）７４７４双Ｄ触发器（ｂ）模块符号
图３ＲＳ触发器及模块符号
用Ｄ触发器实现的６路抢答电路部分电路如图４所示，实现抢答功能，并完成自锁及互锁。
第２期杨俊秀等：基于ＦＰＧＡ的多路抢答器设计与实现
．ｎｌｑ．ｎ２ｑ＿ｎ３ｑ
―ｐ５ｑ―卫６ｑ
图４抢答及锁定
２．２译码、显示模块设计
抢答成功后，按要求要将对应组序号以ＬＥＤ方式显示出来，一般实现是按照组合电路设计流程，给出组按键与Ｑ输出及显示对应字符相应的ＢＣＤ码以真值表形式，找出逻辑表达式，根据逻辑图进行电路实现，通用但相对繁琐；此处可通过编码器实现该逻辑功能。需要注意的是７４１４８编码器以反码输入、反码输出，需要调整顺序才能实现ｉ１为有效时，ＤＣＢＡ＝０００１。由于系统最后下载到ＥＰＦｌ０ＫｌｏＬＩＣ８４―４器件进行功能测试，ＥＰＦｌＯＫＩＯＬＣ８４－４已经提供了ＬＥＤ及译码４５１１，故此处译码只需译成组号对应的ＢＣＤ码即可。具体实现如图５所示。
１６１５１４１３１２
ｄｅｃｏｄｅ
５Ｎ５Ｎ７Ｎ
ＥＯＮＧＳＮＡＯＮＡｌＮＡ２Ｎ
ＥＮＣＯＤＥＲ
（ａ）编码器７４７４输出至ｔＪＢＣＤ码转换
图５代码转换模块及符号
（ｂ）模块符号
２．３倒计时模块设计
主持人启动抢答按钮后，倒计时开始工作，从３０Ｓ递减，若３０Ｓ内无人抢答，则计时维持在００，同时系统报警，提示无人应答；若期间有人抢答，则计时也停止，显示维持在抢答信号输人时的时间，３０Ｓ减去该显示即为抢答所用时间，对应代码如下。
ｌｉｂｒａｒｙｉｅｅｅ）
ｕｓｅｕｓｅ
一库调用一程序包调用
一实体定义
ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ一１６４．ａ１１）
ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ―ｕｎｓｉｇｎｅ＆ａ１１）
ＥＮＴＩＴＹｖｈｌ３０ＩＳ
ＰＯＲＴ（ｃｌｒ：ＩＮｃｌｋ：ＩＮｅｎ：ＩＮ
ＣＯＵｔ：ｏｕｔ
ｓｔｄ―ｌｏｇｉｃ；ｓｔｄ＿ｌｏｇｉｃ；
ｓｔｄ―ｌｏｇｉｃ）ｓｔｄ＿ｌｏｇｉｃ；
ｓｔｄ―ｌｏｇｉｃ＿ｖｅｃｔｏｒ（３ｄｏｗｎｔｏＯ）；
ｓｔｄ＿ｌｏｇｉｃ―ｖｅｃｔｏｒ（３ｄｏｗｎｔｏＯ）
ｑｌ：ｂｕｆｆｅｒｑｈ：ｂｕｆｆｅｒ）；ｅｎｄｖｈｌ３０；
ＡＲＣＨＩＴＥＣＴＵＲＥｂｅｈａｖｅｏｆｖｈｌ３０ｉｓｂｅｇｉｎ
一结构体定义
ＣＯＵｔ＜－－－－－ｊＹｗｈｅｎ（ｑｈ＝“００００“ａｎｄｑｌ＝“００００“、）ｅｌｓｅＨ０；
ＰＲＯＣＥＳＳ（ｃｌｋ，ｃｌｒ）
浙江理工大学学报
２０１０年第２７卷
ｂｅｇｉｎ
ｉｆ（ｃｌｒ＝川０）ｔｈｅｎ
ｑｌ＜；’’００００”；ｑｈ＜－－－－－”００１１”；
ｅｌｓｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝’１１）ｔｈｅｎ
ｉｆ（ｅｎ＝７１７）ｔｈｅｎ
ｉｆ（ｑｌ一”００００”）ｔｈｅｎ
ｑｌ＜＝”１００１”；
ｉｆ（ｑｈ一”００００”）ｔｈｅｎｑｈ＜一”００１０”；ｅｌｓｅｑｈ＜＝ｑｈ～１；
ｅｎｄｉｆ；
ｅｌｓｅｑｌ＜＝ｑｌ―ｌ；
ｅｎｄｉｆ；
ｅｎｄｉｆ；
ｅｎｄｉｆ；ｅｎｄｐｒｏｃｅｓｓ；
ｅｎｄｂｅｈａｖｅ；
生成符号模块及与外围电路连接如图６所示。
（ａ）模块符号
（ｂ）模块与外围电路连接
ｓ倒计时模块符号及外围电路
２．４抢答器具体电路及仿真结果
满足设计系统要求的具体电路如图７所示。
ｅｌｋ亡＝）――一
ｐ［６．．Ｉ】亡＝卜―一
图７抢答器具体电路及管脚分配
―――叫＝３ｑｌ［３．．０】―――――亡＝）ｑｈ［３一ｏｌ
―――――亡＝）ＣＯ
第２期杨俊秀等：基于ＦＰＧＡ的多路抢答器设计与实现
其中，ｃｌｋ代表时钟输入，ＰＥ６．．１］代表６路输入，ｃｌｒ代表复位及抢答开始信号，ｄｃｂａ为组号对应ＢＣＤ
码，ｑｌＥ３．．ｏ］、ｑｈＥ３．．ｏ］分别为倒计时的秒、分对应ＢＣＤ码，ＣＯ为超时报警输出。仿真结果如图８所示。
图８电路仿真结果
２．５管脚分配及下载配置
依测试条件所限，为项目选定ＦＬＥＸｌＯ系列中的ＥＰＦｌＯＫｌＯＬＣ８４―４器件，根据芯片管脚规定，进行输入、输出及时钟管脚分配，分配结果如图７，并编译通过，对器件编程，使用ＢｙｔｅＢｌａｓｔｅ下载到ＤＩＣＥ－ＥＤＡ实验板。按Ｋ１２复位，倒计时从３０开始递减，直到按Ｓ１～￥６模拟抢答，倒计时停止，数码管Ｍ４显示抢答组号；若３０Ｓ内无人抢答，则蜂呜器报警。
现场可编程门阵列ＦＰＧＡ作为集成度和复杂程度高的可编程ＡＳＩＣ，它建立在创新发明构思和先进的ＥＤＡ技术之上，使用户能较快地完成更复杂的数字电路设计，由于没有器件之间的物理连接，因此调试及故障排除更迅速、有效。本文运用ＥＤＡ中的ＭＡＸ＋ＰＬＵＳＩＩ软件开发平台，设计了一款基于ＦＰＧＡ的６路竞赛抢答器，并下载到ＥＰＦｌＯＫｌｏＬＣ８４―４中进行仿真测试，结果表明本设计能实现自锁和互锁，正确显示最先抢答的选手号码，并对答题时间进行３０Ｓ的限时报警以及复位重新抢答功能。参考文献：
１－１３付青青，吴爱平．基于ＦＰＧＡ的多路抢答器设计［Ｊ］．现代机械。２００８（６）：３７―３８．
［２］杜新虎，韩芝侠．基于ＦＰＧＡ的智力竞赛抢答器实验设计与实现［Ｊ］．实验室研究与探索，２００８，２７（３）：３６―３９．［３］张占锋．基于ＦＰＧＡ智力竞赛抢答器的设计［Ｊ］－大众科技，２００８（１２）：４３－４４．
［４］褚红燕，沈世斌．基于ＥＤＡ技术的层次化设计方法在电子抢答器中的应用［Ｊ］．电子工程师，２００５（９）：６６―６８．［５］高曙光．可编程逻辑器件［Ｍ］．西安：西安电子科技大学出版社，２００２．［６］阎石．数字电子技术基础［Ｍ］．北京：高等教育出版社，１９９９．
ＤｅｓｉｇｎａｎｄＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＭｕｌｔｉ―ＣｈａｎｎｅｌＲｅｓｐｏｎｄｅｒＢａｓｅｄ
ＹＡＮＧＪｕｎ－ｘｉｕ。ｚＨＡ０Ｗｅｎ－ｌａｉ。ＢＡＯＪｉａ
（ＳｃｈｏｏｌｏｆＩｎｆｏｒｍａｔｉｃｓａｎｄＥｌｅｃｔｒｏｎｉｃｓ，ＺｈｅｊｉａｎｇＳｃｉ―ＴｅｃｈＵｎｉｖｅｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ３１００１８，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ａｍｕｌｔｉ－ｃｈａｎｎｅｌｇｒａｐｈｉｃｅｄｉｔｏｒ
ｃｏｎｔｅｓｔ
ｄｅｖｉｃｅｉｓｄｅｓｉｇｎｅｄａｎｄｉｍｐｌｅｍｅｎｔｅｄｕｓｉｎｇＶＨＤＬ１ａｎｇｕａｇｅａｎｄ
ｉｎｐｕｔｓｔｙｌｅｂａｓｅｄ
ｓｏｆｔｗａｒｅｐｌａｔｆｏｒｍｏｆＭＡＸ＋ＰＬＵＳｌＩ．Ｅａｃｈｆｕｎｃｔｉｏｎａｌｍｏｄｕｌｅａｎｄ
ｃｉｒｃｕｉｔｄｉａｇｒａｍｉｓｐｒｅｓｅｎｔｅｄｉｎｔｈｉｓｐａｐｅｒ，ｂｙｅｄｉｔｉｎｇ，ｃｏｍｐｉｌｉｎｇ，ｓｉｍｕｌａｔｉｎｇａｎｄｄｅｖｉｃｅｐｒｏｇｒａｍｍｉｎｇ，ｆｉｌｅｓ
ｄｏｗｎｌｏａｄｅｄ
ｔｈｅｄｅｖｉｃｅｏｆＥＰＦＩＯＫｉ０ｓｅｒｉｅｓｏｆＬＣ８４―４ｃｈｉｐｆｏｒｔｅｓｔｉｎｇ．Ｔｈｅｒｅｓｕｌｔｓｓｈｏｗｔｈａｔｔｈｅ
ｓｙｓｔｅｍ
ｏｎｌｙｒｅａｌｉｚｅ
ｌｏｃｋｗｉｔｈｅａｃｈｏｔｈｅｒａｎｄｉｔｓｅｌｆ，ｄｉｓｐｌａｙｔｈｅｎｕｍｂｅｒｏｆｔｈｅｆｉｒｓｔｐｌａｙｅｒ
ｒｅｃｔｌｙ，ｂｕｔａｌｓｏｌｉｍｉｔｔｈｅａｎｓｗｅｒｔｉｍｅｆｏｒ３０ｓｅｃｏｎｄｓｏｆｔｈｅ
ａｌａｒｍ
ａｎｄｒｅｓｅｔｔｈｅｒｅｓｐｏｎｄｅｒ．
Ｋｅｙｗｏｒｄｓ：ｍｕｌｔｉ―ｃｈａｎｎｅｌｒｅｓｐｏｎｄｅｒ；ＦＰＧＡ；ＶＨＤＩ；ｓｉｍｕｌａｔｉｏｎ
（责任编辑：陈和榜）
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基于FPGA的四路抢答器的设计(附Verilog_HDL代码)
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基于FPGA的四路抢答器的设计(附Verilog_HDL代码)(10000字)
摘要 本文介绍了一种基于VHDL语言，采用FPGA芯片作为控制核心，设计的一款智力竞赛抢答器,且给出了各模块及具体电路图。并利Altera公司的开发平台MAX+PLUSⅡ工具完成了编译和仿真，经实际电路测试验证,达到了预期的设计要求。随着我国经济和文化事业的发展，在很多公开竞争场合要求有公正的竞争裁决，诸如证券、股票交易及各种智力竞赛等,因此出现了抢答器。抢答器一般是由很多电路组成的，线路复杂，可靠性不高，功能也比较简单，特别是当抢答路数很多时，实现起来就更为困难。因此我们设计了以FPGA器件的新型智能的抢答器，在保留了原始抢答器的基本功能的同时又增加一系列的实用功能并简化其结构。FPGA的抢答器又称为第一信号鉴别器，其主要应用于各种知识竞赛、文艺活动等场合。 FPGA技术正处于高速发展时期，新型芯片的规模越来越大，成本也越来越低，低端的FPGA已逐步取代了传统的数字元件，高端的FPGA不断在争夺ASIC的市场份额。基于FPGA的开发成为一项系统级设计工程。随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC 来实现电子系统的前景将日趋光明。
关键词:FPGA &Max+plusⅡ &多路抢答器 &VHDL
抢答器的原理框图如图3.1所示，其核心采用FPGA芯片作为控制系统，秒脉冲信号作为系统时钟信号，主要用于系统计时，主持人复位按钮、选手抢答按钮以及各组选手加、减分控制器均由键盘输入，通过LED显示电路显示抢答组别代码和每组选手得分情况，并用扬声器响声来确定抢答成功和抢答犯规。
此模块的作用为当主持人按下开始按钮，即CLR为复位后，为低电平时有效，抢答开始，A,B,C,D为选手开始抢答，高电平有效，最后鉴别出谁是最先抢答的，是有效的抢答。这就是抢答鉴别模块的作用。
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第一章 设计的工具与平台 5
1.1 EDA的技术[1]-[3] 5
1.1.1 &EDA技术的起源 5
1.1.2 &什么叫EDA技术[4] 5
1.1.4 &EDA技术的主要内容 6
1.1.5 &EDA技术的应用形式 7
1.2 FPGA简介[5]-[7] 7
1.2.1 &FPGA设计背景 7
1.2.2 &FPGA基本结构和特点 8
1.2.3 &课题研究的意义 9
1.3 VHDL语言的概述[8]-[12] 9
1.3.1 &VHDL的简介 9
1.3.2 &VHDL的优点 10
1.3.3 &VHDL语言的开发流程 10
1.4 MAX+PLUS软件的简介 11
1.4.1 &Max+plusⅡ的概述[13] 11
1.4.2 &Max+plusⅡ的特点[14] 11
1.4.3 &Max+plusⅡ的功能简介 12
第二章 多路抢答器设计与分析 15
2.1 系统设计基本要求 15
2.2 系统设计方案 15
2.3 系统的组成及工作原理 16
第三章 系统整体的结构和各个组成的模块 17
3.1 系统的结构 17
3.2抢答鉴别模块 17
3.3 计分电路模块 18
3.4 计时电路模块 18
3.5 译码电路模块 19
3.6 抢答器顶层电路 20
第四章 系统仿真 23
4.1 抢答器鉴别模块仿真 23
4.2 抢答计分模块仿真 23
4.3 抢答器计时模块仿真 24
4.4 静态译码器电路模块仿真 25
4.5 动态译码器电路模块仿真 25
第五章 结论 27
参考文献 31
附录A 程序代码 33
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基于FPGA的抢答器设计与实现
来源：本站整理
作者：秩名日 15:28
[导读] 抢答器在各类竞赛中的必备设备，有单路输入的，也有组输入方式，本设计以FPGA 为基础设计了有三组输入（每组三人），具有抢答计时控制，能够对各抢答小组成绩进行相应加减操作的
　　抢答器在各类竞赛中的必备设备，有单路输入的，也有组输入方式，本设计以FPGA 为基础设计了有三组输入（每组三人），具有抢答计时控制，能够对各抢答小组成绩进行相应加减操作的通用型抢答器；现行的抢答器中主要有两种：小规模数字逻辑芯片译码器和触发器来做，另外一种用单片机来做；小规模数字逻辑电路比较复杂，用单片机来做随着抢答组数的增加有时候存在I/O 口不足的情况；本设计采用FPGA 来做增强了时序控制的灵活性，同时由于FPGA 的I/O 端口资源丰富，可以在本设计基础上稍加修改可以设计具有多组输入的抢答器。
　　功能描述
　　本文设计了一个通用型电子抢答器：三个参赛队，每个队有三个成员，各自可手动按按钮申请抢答权；回到正确加1 分，回答错误减1 分，违规抢答减1分，不抢答不加分不扣分；用4 位LED 的左边2 位显示抢答组号及抢答计时时间，右边2 位显示相应组的成绩。
　　抢答器具体功能如下：
　　1、可同时进行三组每个小组三人的抢答， 用9 个按钮Group1_1，Group1_2，Group1_3，Group2_1，Group2_2，Group2_3，Group3_1，Group3_2，Group3_3 表示；
　　2、设置一个抢答控制开关Start，该开关由主持人控制;只有当主持人按下开始键才能抢答；在按开始按钮前抢答属于违规；
　　3、抢答器具有定时抢答功能，且一次抢答的时间设定为30 秒。当主持人启动&开始&键后，用4 位LED 数码管左边两位显示30s 的倒计时；同时红色LED灯亮，表明可以抢答。
　　4、抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的组号，并在4 位LED 数码管的左边两位显示，同时用一个绿色LED 指示是否有选手抢答，如果是违规抢答还能用选手蜂鸣器报警提示。抢答实行优先锁存，优先抢答选手的相应组号和成绩一直保持到下一轮抢答开始。
　　5、参赛选手在设定的时间内进行抢答，抢答有效，数码管左边两位显示 &FX&，如果抢答违规则显示 &XF&（其中X 表示组号1～3），并保持到下一轮抢答。如果抢答延迟时间已到，无人抢答，本次抢答无效，系统回到主持人按开始前的等待状态，数码管上左边两位显示&FF&。
　　6、当抢答有效后，主持人可以根据抢答选手回答问题正确与否对选手相应组数的成绩进行加减分操作，抢答违规也能减分操作，用4 位LED 数码管右边两位显示相应组数的成绩。（注各组初始成绩为10 分）
　　设计架构
　　本文以FPGA 为基础设计的电子抢答器，根据设计功能要求，改设计主要包括抢答输入键盘，数码管显示，报警及FPGA 最小系统。抢答器结构简图如图1所示。
　　1、FPGA 最小系统电路：FPGA 正常工作时的基本电路，由时钟和复位电路组成。
　　2、键盘输入电路：用3&3 矩阵键盘组成3 个组共9 个人的抢答按钮。同时包括Start， Add， Sub 三个由主持人控制的单独按钮。
　　3、显示模块：用移位寄存器74HC164 驱动4 位共阴数码管显示；数码管要显示的数据通过74HC164 串行数据端口输入。
　　4、报警及相关信息显示：蜂鸣器电路和LED 灯显示相关状态信息指示电路。
　　各模块详细描述
　　1、FPGA 与各个模块的接口
　　本文以XC3S400 为基础设计的电子抢答器，抢答器实际上是一个人机接口的一个智能设备，该设计中用到的FPGA 外部I/O 口及其与外部各个模块连接的网络标识如图2 所示。
　　图2.FPGA 的IO 接口
　　2、按键模块
　　由于按键是机械的动作，按键存在电平抖动，为了消除按键抖动引起的干扰，需要等按键值达到稳定状态时才读取按键的值，也就是说要当按键按下一段时间后，才读取按键值；本设计中抢答开始键（Start）、抢答后各组成绩的加（Add）和减（Sub）按键是以单键的形式输入，按键延迟时间为20ms，对于抢答组的按键是用3&3 阵列键盘实现，row=3&b001 以周期为5.08ms 进行循环左移扫描，扫描完三行的周期为15.24ms，这个就是说只有当两个按键之间的时间间隔在15.24ms 之内时才有可能存在一个按钮在比另一个按钮先按，而响应后者；实际操作中，两人按键之间的间隔大于这个时间间隔，因此，不会出现错误响应。同时每个按键后的延迟等待125.76ms 后此按键值才有效；经过实际测试，键盘具有消抖功能，能够正确检测按键值。按键电路图如图3 所示。
　　图3.按键电路
　　图注： Group1_1，Group1_2，Group1_3 分别表示第一参赛小组的三个成员的按钮， 依次类推Group2_1，Group2_2，Group2_3 和 Group1_1，Group1_2，Group1_3 分别代表第二和第三参赛小组的三个成员；Start、Add、Sub 分别代表抢答开始按键、对小组成绩的加操作和减操作按钮！
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