Verilog HDL编译没错组建出错 仿真出错

来源：蜘蛛抓取(WebSpider) 时间：2018-06-20 15:39 标签： 编译没错组建出错

我初学verilog语言很多都没，按着自巳的思想就写了编译的时候才发现各种。这些都是我在中遇到的问题还是很常见的。

错误不少首先是定义端口时写嘚是 output clk_out;,但在上边端口列表中写的却是clock_out,名字根本就不一样；下面这样的错误更多，count_p后面的p有时是大写的时是小写Verilog应该是区分大小写的；还有F_DIV_WIDTH，工程中没有这个的定义却直接使用了，你应该是参考了别的工程中写义的常数吧人家是包含了其它的头文件的，所以才能用F_DIV_WIDTH 代替某些数字；还有你第二个always块中的第二个if语句没有对应的end目前就看到了这么多错误，也许全部修改之后会出现新的错误你先改改试度吧

我要回帖

更多关于 编译没错组建出错 的文章

 

随机推荐