用JK触发器设计一个四进制d触发器减法计数器器 1做出状态迁移表 2写出每级触发器的激励函数 3画出逻辑图?

可以将JK触发器转换为D触发器其邏辑图和逻辑符号如图1(a)和(b)所示。当D=1即,时在CP的下降沿触发器翻转为(或保持)1态;当,即时,在CP的下降沿触发器翻转为(或保持)0态

由以仩可知,某个时钟脉冲来到之后输出端Q的状态和该脉冲来到之前输入端D的状态一致即

D触发器的逻辑状态表见表1。

表1 D触发器的逻辑状态表
0 0
0

國内生产的D触发器主要是维持阻塞型(不在本书中讨论)如双上升沿D触发器74LS74、四上升沿D触发器74LS175等,它们在时钟脉冲的上升沿触发逻辑符号洳图2所示,在CP输入端不加小圆圈

图2上升沿D触发器的逻辑符号 图3 D触发器转换为T触发器

也可将D触发器转换为T触发器,如图3所示它的逻辑功能是每来一个时钟脉冲,翻转一次即,具有记数功能

求大神帮忙看看这一题到底jk触發器,D触发器T触发器的上升沿还是下降沿触发怎么判断,为什么有的有圆圈和没圆圈都是下降沿?(选自阎石数电第六版p256)


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