EDA行业衔接集成电路设计、制造和封测，对集成电路行业生产效率、产品技术水平有重要影响。从集成电路设计的角度看，设计人员必须使用EDA工具设计几十万到数十亿晶体管的复杂集成电路，以减少设计偏差、提高流片成功率及节省流片费用。从集成电路制造的角度看，芯片制造工艺不断演进，而新材料、新工艺相关的下一代制造封测EDA技术将给集成电路性能提升、尺寸缩减带来新的发展机遇。EDA工具贯穿集成电路设计及制造所有流程。

EDA行业的上游主要包括硬件设备、操作系统、开发工具及其他辅助性软件等供应商。EDA行业中游为EDA企业。EDA行业的下游主要包括集成电路设计、制造、封测企业。

图表 1：中国EDA行业产业链

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近年来，随着国家政策、资本以及生态的多重利好助力，国内EDA产业步入快车道，国产EDA工具在设计、制造和封装领域多点开花。作为自主创新的高性能工业软件及解决方案提供商，上海合见工业软件集团有限公司（以下简称“合见工软”）正式运营一年多，已经发布了多款EDA产品和解决方案，包括数字仿真器、FPGA原型验证系统、仿真调试工具、验证效率提升平台、系统级IP验证方案、先进封装协同设计环境、电子设计数据管理平台等，在高难度的数字验证、协同设计等领域率先实现了突围。作为贯穿于集成电路设计、制造、封测等环节的战略基础支柱之一，EDA已成为国内无法绕开的“卡脖子”环节，也是国内半导体业必须攻克的环节。

后摩尔时代诸多新兴应用的兴起，如AI、GPGPU、HPC等芯片开发已成为市场热点，这对芯片的规模、性能的要求日益走高。合见工软CTO贺培鑫表示：“为了满足对复杂功能的需求，我们可以看到市场上的大部分芯片采用多核结构；同时随着工艺节点已趋近极限，晶圆厂已经在探索是否能突破2纳米甚至1纳米的标线。为了追求PPA和成本的最优解，采用多Die的Chiplet成为芯片设计的主流结构。因此，多核多Die是时下芯片设计的趋势。”

贺培鑫指出，合见工软选择验证作为EDA工具的首先突破点，也是综合考量了芯片设计公司在这一趋势下面临的诸多复杂难题。第一，验证复杂度呈几何倍数的增长。“举个例子，我们可以看到业内的大规模SoC已从过去的8核、16核发展到现在的64核，规模一直在翻倍。由于多核复用，设计复杂度并不会随着规模的增长而翻倍；然而多核之间的互连使得验证的复杂度随着规模成比例增长。”第二，验证的成本（时间、人力）高速增长。“过去开发一款芯片，一般2个设计工程师需要配1个验证工程师；现在开发一款大规模芯片，1个设计工程师要配2-3个验证工程师，同时验证的时间也更长。”第三，验证工具越来越多样化。“比如在芯片设计初期，采用数字仿真器一秒钟跑一个时钟周期，随着设计推进到下一阶段，我们需要更高的频率来覆盖更大的设计规模，这时我们需要采用不同的验证工具，原型验证系统一秒钟可以跑一百万个时钟周期，这样就快了一百万倍。再如，设计中的某个区块在很多测试用例下出现的bug特别多，此时就需要形式验证工具穷尽所有可能性去修复这些bug。因而一个设计在不同的场景下是需要多款验证工具来支撑的。”只有解决验证上的复杂难题才能帮助国内芯片公司设计出具有国际竞争力的产品。此外，仅考虑多核是不够的，为了对芯片开发实现完整的EDA工具支撑，对于采用多Die结构的Chiplet，合见工软也在先进封装设计、板级设计领域进行了相应的布局。要实现国产EDA验证工具的突破，贺培鑫认为，最重要的是要在规模、性能和自动化层面全面提升。合见工软去年推出了FPGA原型验证系统，今年6月发布了UV APS全新功能升级版。

从规模上看，相比业界同类工具支持8-48颗FPGA容量，UV APS能够支持高达100颗VU19P FPGA的级联。从性能上看，APS Compiler采用全路径的时序驱动（Timing Driven）分割技术，相比一般只考虑切面大小（Cut-size Driven）的分割技术，APS Compiler可以充分考虑到FPGA间的连线和时序路径之间的关系，通过采用TDM（时分复用）技术，识别并考虑每一根穿过FPGA的信号所在时钟域的频率，选择最佳的时分复用比例，优化FPGA之间的跳数，实现逻辑电路运行速度最快的结果，TDM的范围可以做到1-1024。从自动化程度来看，对于FPGA不能支持的设计单元，比如多端口存储（Multi-port Memory）、多维数组、跨模块引用（XMR）、三态门（Tri-state）等，业界一些主流工具会要求用户修改RTL代码，而UV APS则可实现自动化转换。

贺培鑫谈到：“除此之外，还有很多值得探索的技术点。我们熟知的硬件仿真技术有基于FPGA和ASIC两种，后者的编译时间相对较快，因为ASIC只需要把RTL设计转换成处理器的指令；而前者的仿真运行速度更快，因为FPGA可以迅速启动Linux，且功耗小；ASIC通常需要采用水冷却的办法，价格昂贵，约为FPGA的四倍。因此，在设计不够成熟、规模较小的阶段，需要频繁迭代，ASIC原型验证技术由于其编译时间短，优势会更突出；在设计达到一定成熟度、规模较大的阶段，FPGA原型验证技术由于其仿真运行速度快，会更具优势。所以说没有哪一种技术具有全面的绝对性优势，我们需要继续探索更优化的方法，打磨更好的工具，以支持客户开发更高性能的产品。”

另外，要应对Chiplet在先进封装的挑战，打破在复杂多维空间系统级设计互连，实现数据的一致性和信号、电源、热、应力的完整性，合见工软在去年发布了先进封装协同设计环境之后，今年6月又推出了UVI功能增强版。贺培鑫指出，此次发布的增强版首次真正意义上实现了系统级Sign-off功能，可在同一设计环境中导入多种格式的IC、Interposer、Package和PCB数据，支持全面的系统互连一致性检查（System-Level LVS），同时在检查效率、图形显示、灵活度与精度上都有大幅提升。UVI能够基于物理、图形和数据等信息，根据不同应用需求，自动产生系统级互连关系网表、互连错误信息、网络断开类型及互连叠层信息等关键报告。这也使得其在处理大规模互连管脚数据时十分迅速，无论是命名一致性检查、链路通断检查还是管脚缺失互连检查，对于60万Pin的规模都可以在5秒内完成，并且可以支持一对多Pin的基于面积算法的互连检查。“开发人员利用UVI可以简化设计流程、提升工作效率、提高设计质量、精准定位设计错误，并覆盖所有节点和网络的检查。”

贺培鑫认为：“一款工具要获得市场认可是需要时间的，用户希望获得性能稳定的产品，因此我们在推出新工具的同时，还会在已发布的产品上做持续优化升级，和国内用户成为紧密的共赢伙伴，打造世界级芯片。业界主流的工具虽然相对比较成熟，但有一定的历史包袱，经过二三十年的迭代相当于是叠床架屋负重前行。合见工软可以基于最新的方法论从头打造产品，在这样的基础上做优化会更快，因此我们有信心赶上并超过业界成熟工具。”围绕EDA产品路线，合见工软将在验证全流程领域持续发力，FPGA原型验证系统预计在年底前进一步提升性能，在硬件仿真器、调试领域加快布局；在先进封装设计领域，协同设计优化持续进阶。

在培养EDA人才方面，“合见工软的团队中有很多人在全球EDA领域打拼了二三十年，积累了很多前沿技术和行业实践经验，我们很希望把这些经验分享给国内热爱半导体行业的莘莘学子，为国内培养EDA专业人才。我非常愿意贡献自己的一份力量，帮助他们学习、快速成长，打造EDA更好的未来。”

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“全国大学生集成电路创新创业大赛”由工业和信息化部人才交流中心主办，重庆高新技术产业开发区管理委员会承办，央视网 为媒体支持单位。第五届总决赛设置在重庆举行。

大赛以服务产业发展需求为导向，以提升我国集成电路产业人才培养质量为目标，打造产学研用协同创新平台，将行业发展需求融入教学过程，提升在校大学生创新实践能力、工程素质以及团队协作精神，助力我国集成电路产业健康快速发展。

本届大赛共分为6大赛道，18个杯赛！

2) 由于基于MEMS-3D相机的应用开发具有多样性，比赛根据各参赛队的技术创新性、不可替代性及实际成果展示效果进行综合评分。

¨ 杯赛题目：基于紫光同创PGL22G芯片的嵌入式系统

利用PGL22G可编程逻辑平台上构建片上系统，实现图像信号的采集和处理具体要求如下：

1. 运行软核：Arm M1或Risc-V，跑简单的操作系统；

使用ArmCortex-M1或 Risc-V 在指定的FPGA平台上构建简单的片上系统。系统应至少包含：

2) 与芯片外部引脚连接的GPIO外设。

使用Keil工具编写并生成软件程序，实现GPIO输出引脚跟随GPIO输入引脚变化。将对应的输入、输出引脚连接至板上开关与LED，确认程序正确运行。

2. 实现文件或图片的TF卡存储

1) 片上操作系统实现对平台上TF卡的访问： 包括文件或图片的读操作和写操作；

2) 需要有TF卡的空间坏区检测程序；

3. 将TF卡的内容通过RJ45网口远传到电脑并显示；

1) 采用UDP实现内容的传输到电脑；

2) 在电脑上位机显示；

1. 基于已训练好的SSD模型参数文件、基于已有的Intel FPGA工程网表文件、Linux-C5soc平台的Paddle-Paddle框架驱动为参考，优化或者重新设计加速器以及对应驱动，并部署SSD模型到FPGA进行推理。

2. 对方案进行评估和实现

3. 提出设计方案，提升性能并实现

4. 基础部分100，附加部分40分。最后总分按两部分想加得到。

备注：SSD模型参数文件、工程网表文件，包括整个工程结构顶层以及各模块连接关系，包括卷积、全连接等算子以及互联矩阵、调度模块等CNN加速器的完整工程。

1. 模型部署完成，能正确识别图片数据，推理时间1s以内。

2. 完成方案设计，完成方案设计文稿

¨ 杯赛题目：基于FPGA开源软核处理器的硬件加速智能系统设计

利用业界主流软核处理器(仅限于Cortex-M系列及 RISC-V系列)在限定的DIGILENT官方FPGA平台上构建SoC片上系统，在 SoC中添加面向智能应用的硬件加速器(如从最简单的矩阵乘加加速到更复杂的神经网络硬件优化实现)以提高和优化系统的性能，并基于该SoC实现一个基于该SoC的智能信息处理系统，系统具有创新性、实用性和具体的应用场景。具体要求如下：

1. 选题内容要求必须能够实现带有硬件加速功能的智能系统应用，鼓励面向图像处理、视频处理、语音识别检测、智能可穿戴等“泛AI”应用创新且合理选题，鼓励“新工科”跨学科交叉创新，SoC本身具备智能“感知”、“决策”、“执行”等部分，可酌情添加“通信”部分，可以进行云边端融合创新应用实现, 但主体部分需部署在FPGA SoC端且体现出边缘端作为主体的优势.

2. 使用业界主流指令集兼容的软核处理器构建SoC，且片上系统应至少包含：

3) 与芯片外部引脚连接的GPIO外设；

4) 至少一个音频或者视频人机交互接口

选择对应软核处理器配套工具链设计软件程序，通过SoC硬件数字GPIO来驱动8位逻辑分析仪，并在逻辑分析仪上滚动打出对应的SoC内核名称（如：CortexM0, lowRISC, E300 等 等），组委会推荐使用DIGILENT虚拟仪器的逻辑分析仪来进行该基本SoC GPIO功能展示。

3. 在DIGILENT平台上可利用FMC, Zmod，Pmod等业界标准接口来扩展硬件资源，实现更加丰富的场景应用；

4. 以软硬协同的思想对SoC进行全面优化，确定合理的软硬件任务划分，分析优化前后SoC整体性能的变化。

5. 酌情为设计的SoC添加具备执行机器学习、深度学习等模型的硬件加速器，能够充分体现片上硬件加速器对场景应用的性能提升作用。

6. 可以基于纯FPGA设计、或者直接使用带硬核的ZYNQ的平台设计(使用ZYNQ时同样需要在PL即FPGA部分体现硬件加速功能)；

¨ 杯赛题目:半导体设备的智能排产系统

人工智能及相关技术的发展为工业的变革带来了新契机，其中智能排产技术在制造企业的生产过程发挥着十分重要的作用。特别是对于半导体设备，需要智能排产系统以提升加工晶圆的产量。但是，半导体设备的结构和晶圆的工艺流程十分复杂，这直接导致了晶圆在设备内不仅存在资源的竞争还会出现某些模块状态的改变和工艺模块更换等要求。以NAURA 设备为例，设备中有多个搬运晶圆的机器人，这些搬运机器人根据不同的工艺需求将晶圆搬运到指定工艺模块加工，在晶圆经过某个模块后可能会导致该模块的状态发生变化进而影响后续晶圆的加工，并且当设备运行一段时间后某些工艺模块需要进行更换，而半导体设备要想正常运转又必须满足这些需求。因此，设计出既满足复杂需求又能提升产能的智能排产系统对半导体设备十分关键。

假设有一半导体设备如图1 所示:

图1 半导体设备内部示意图

设备内部各位置含义和要求解释如下:

1) 仓库中有若干晶圆盒，晶圆盒里装有等待加工的晶圆，每个晶圆盒里最多可以装载5 片晶圆，同一晶圆盒中晶圆的工艺一致。

2) 晶圆装卸站:同时只能装载一个晶圆盒，不能直接装载晶圆。

3) 晶圆合并站:同时最多可以装载 10 片晶圆，不能装载晶圆盒。

4) 缓冲区:同时最多可以装载 10 片晶圆，不能装载晶圆盒。

n 同时最多可以装载10 片晶圆，不能装载晶圆盒。

n 晶圆在晶圆加工站进行加工，加工需耗费一定的时间。

6) 晶圆盒运输车:在仓库和晶圆装卸站之间运输晶圆盒，同时只能运输一盒晶圆盒。

7) 晶圆运输车A:在晶圆装卸站和晶圆合并站之间运输晶圆，同时最多运输 5 片晶圆。

8) 晶圆运输车B:在晶圆合并站、缓冲区、晶圆加工站 A,B,C,D 之间运输晶圆，同时最多运输10 片晶圆。

n 将晶圆盒运输到晶圆装载站。n 晶圆运输车将晶圆盒中的晶圆运输到晶圆合并站。

n 晶圆盒运输车将晶圆盒运输回仓库。

¨ 杯赛题目：DAC芯片测试

NIC公司最近正在竞争一个8bit DAC芯片设计的订单机会，需要按照甲方需求尽快提交芯片的设计和测试方案参加评审会。你们作为NIC公司的芯片研发和测试团队，承担了这个任务，需要在2021年8月31日以前完成芯片的设计和测试方案，方案的好坏直接决定了甲方是否会和NIC公司合作。

甲方对于芯片的设计和测试方案要求如下：

2) DAC芯片的接口和封装形式可自行设计

3) 要求基于Multisim实现该DAC芯片的电路原理仿真（基于分立器件的电路原理功能性仿真）

4) 要求基于Ultiboard实现该DAC芯片的测试接口板设计

5) 要求基于IECUBE-3100完成该DAC芯片的自动化测试方案设计，测试项需要尽量多的覆盖该DAC芯片的静态参数指标和动态参数指标测试（至少覆盖：INL&DNL，THD，SFDR，SINAD，SNR），并给出每种指标的测试原理和基于制定测试平台的实现方式

6) 要求提交该DAC芯片的Multisim仿真源文件、Ultiboard设计源文件和Gerber文件以及测试方案详细设计文档

甲方已经认可了NIC公司的设计方案，期望NIC公司的工程师搭建该DAC芯片的原型并通过现场测试展示DAC芯片功能和指标。在甲方的考察现场，工程师需要在2个小时内，在IECUBE-3100的面包板区域基于分立元器件完成R-2R架构DAC芯片的原型搭建，并完成所搭建DAC芯片原型的功能和指标测试。

1) 现场提供搭建DAC芯片原型所需的分立元器件、必备线缆和IECUBE-3100平台；

2) 现场比赛时长2个小时；

NIC公司的方案已经被甲方采纳。目前已经有现成少量样片生产出来，需要你们现场实测样片的各项指标是否满足设计要求。测试团队针对该芯片已经编写好了一套测试程序框架，并完成了部分指标的测试。在测试现场，甲方要求增加实测该芯片的某2个指标，你们需要在现场2个小时内完成这两个指标的测试程序开发，并且集成到总体测试程序框架中。

1) 现场测试的芯片选定某商用8bit R-2R DAC芯片，于决赛前1天公布；

2) 测试系统现场已经搭建好（包括测试对象DAC芯片），参赛队伍在此基础上进行开发即可。测试硬件平台基于IECUBE-3100实现，测试软件框架基于LabVIEW实现；

3) 现场比赛时长2个小时；

¨ 杯赛题目: 数字芯片测试

初赛须完成器件测试方案，提交评委会评审。

1) 基于 ST3020 集成电路测试实训平台，完成 6264 器件的自动化测试方案设 计，以规定格式文档在截止日期前发送至指定邮箱。

2) 测试方案中必须包含: 被测数字电路的直流特性，输入漏电流、三态漏电流、输出高电平电压、 输出低电平电压、电源电流、待机电流等静态参数的测试方案; 被测电路的功能测试方案，编写图形向量采用“走步”方式来编写;

3) 测试项需要尽量多的覆盖 6264 器件的静态参数指标和功能，写出每项测试 的原理和基于指定测试平台的测试程序。

4) 测试方案思路清晰、文档框架结构合理、内容逻辑通顺。

1) 方案提交截止时间以官网公布为准;

2) 基础培训为线上，进阶培训为线下，以学校为单位统一报名;

3) 测试硬件平台基于 ST3020 集成电路测试系统实现;

4) 测试程序基于 C 语言实现;

5) 免费提供搭建虚拟软件开发环境的服务;

6) 可在线测试和离线编写测试程序，提供多个测试 Demo;

对于通过初赛的队伍晋级决赛，由信诺达统一提供器件接口板、器件卡座，由学生自主手动焊接完成接口板的制作。

1) 携带并验证自制的接口板，进行连通性测试;

2) 针对该器件手册编写全套完整的测试程序，完成指定器件的自动化测试;

3) 现场实测器件的各项指标均应满足器件手册设计要求。

1) 现场测试初赛时的指定器件;

2) 测试硬件平台基于 ST3020 集成电路测试系统实现;

3) 测试软件框架基于 C++实现;

4) 现场比赛时长 2 个小时;

决赛胜出的队伍晋级全国总决赛，开赛现场公布被测器件，提供测试平台、接口板及辅材。

针对该器件手册编写全套完整的测试程序，完成指定器件的自动化测试;现场实测器件的各项指标均应满足器件手册设计要求。

1) 现场测试器件，于开赛时公布;

2) 测试硬件平台基于 ST3020 集成电路测试系统实现;

3) 测试软件框架基于 C++实现;

4) 现场比赛时长 2 个小时;

¨ 杯赛题目：集成电路及交叉学科创新技术和项目

1. 集成电路及交叉学科，具有一定创新性和市场化前景的创新技术成果和项目。

2. 创新成果和项目应为参赛团队主导或者深入参与。

3. 技术领域包括但不限于芯片设计、EDA软件、工艺材料、制造设备、集成电路模块及芯片应用等。

4. 应用行业包括但不限于如下方向：人工智能、无人驾驶、先进显示、智能制造、智慧医疗、智慧教育、智慧城市、可穿戴设备、航空航天、工业物联网等。

5. 技术指标不限，请根据应用场景自行确定。但要在设计报告中给出指标确定的依据和推算过程。

6. 设计工艺：如为芯片设计可选择使用华润上华0.18um工艺，优秀作品有流片机会；

1. 项目技术报告：包含创新成果的技术原理分析，具体架构和设计参数，设计实现，测试结果，演示实物和视频等。

2. 商业计划书：如果创新成果已经具备一定的市场化和产品化潜力，可撰写商业计划书。可包含如下内容：公司／团队介绍、技术与产品、市场分析、竞争分析、市场营销、投资说明、投资报酬与退出、风险分析、组织管理、经营预测、财务分析。

本杯赛将综合考虑项目的技术创新性和项目市场潜力及可行性，只要项目在两个方面任何一个具备优势，均有机会获得高分。

1. 技术创新性（40～60分）：主要从技术创新性、先进性和知识产权等方面进行评价；

2. 项目可行性（20～30分）：主要从技术可行性、商业模式可行性等方面进行评价；

3. 市场前景（10～20分）：主要从项目产品市场空间或者社会效益方面进行评价；

4. 投资价值（0~10分）：主要从项目发展阶段和进一步投资价值等多方面进行评价；

5. 现场路演和展示（10~20分）：主要根据现场路演的效果和回答情况进行评价；

1. 大赛组委会对参赛作品的提交材料拥有使用权和展示权。

2. 大赛联合投资机构搭建的高校集成电路创新孵化平台将优选出具备技术领先性或市场潜力的优秀项目，给予后续的技术，资金，行业资源和落地支持。