xilinx公司ISE 12下DDS compiler 4.0输出带噪声正弦波设置方法我需要使用ip核生成的DDS发生带噪声的正弦波，要求采样频率2kHz，正弦波频率500Hz（求设计方法）。我在设置过程中不明白phase-in是什么意思，看了datasheet的例子也不太明白。。。拜谢~~
phase-in 就是你希望DDS输出的SIN、COS相位啊
那就是说clk是采样频率，phase-in控制输出频率么？
如果是的话phase-in输入应该是弧度还是角度？
clk是工作频率
phase-in是任意定义的用户控制输入
phase-in输入精度应该是一个比值：360度和数字表示范围之比。
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接口说明：
输入操作数实部，以2的补码输入。
输入操作数虚部，以2的补码输入。
当此信号变高时，开始输入数据，随后直
接进行FFT 转换操作和数据输出
进行数据缩减运算有用，其总的效果是输出结果/N
SCALE_SCH_WE
作为SCALE_SCH 的使能信号
用以指示IP Core为FFT还是IFFT, 1为FFT
对于Burst I/O结构，此信号将开始以自然顺序输出处理的结果。对于流水线结构和比特逆序输出的情况，此端口不是必要的。
FWD_INV_WE
作为FWD_INV端口的使能信号
FFT核复位信号
工作时钟，与输入数据流有关
输出数据总线实部，以2的补码输出
输出数据总线虚部，以2的补码输出
位宽等于log2(N)，输入数据的下标
位宽等于log2(N)，输出数据的下标
输入数据有效信号，高电平有效
输出数据有效指示信号，当输出端口存在有效数据时变高
IP Core 工作状态的指示信号，在进行FFT转换时为高电平
高有效。在DONE信号变高的前一个时钟变为高电平
高有效。在FFT完成后变高，且只存在一个时钟。在DONE变高后，IP Core 开始输出计算结果。
通过例化调用Xilinx IP核来实现一个512点、数据位宽和相位因子位宽都为10 bit的FFT算法模块，时钟频率为 50MHz（时钟频率越高，可以获得更高的复用倍数，节省更多的资源面积），采用流水线，Streaming I/O和定点压缩结构。为了方便验证FFT IP核功能的正确性：以零开始计数，在每个时钟上升沿到来时，进行加1得到的数据，分别作为其输入信号的实部和输入信号的虚部。Scale_SCH=[01 10 10 10 11]，在ISE 14.1中建工程，例化调用Xilinx FFT IP核，然后利用ModelSimSE 6.5进行仿真，其仿真时序如图2所示。
时序验证方面：可以看出整个时序在实现中是完全正确的。从图可以看出：busy信号高的的时候表明FFT IP核正在进行FFT运算，busy信号拉低后表明运算已经结束，要向外输出FFT运算结果；edone信号在done信号之前一个周期到达；此时done信号拉高一个周期，表明FFT运算完成；而且由于进行的是512点的FFT运算，所以，每间隔512个时钟周期，edone和done信号都会拉高一次；rfd信号一直拉高，表明输入数据一直传送到FFT IP核的输入端口，跟采用流水线，Streaming I/O结构，可以进行连续数据处理是一致的；dv信号一直为高，表明输出的信号一直有效。
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6 周 1 天之前&&&&&&&&&电子工业出版社计算机理论&&&&Xilinx系列FPGA芯片IP核详解&
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版 次：1页 数：544字 数：870000印刷时间：开 本：16开纸 张：印 次：包 装：平装
基本信息书名:Xilinx系列FPGA芯片IP核详解**：79.00元售价：55.3元,便宜23.7元,折扣70作者:刘东华出版社：电子工业出版社出版日期：ISBN：7字数：870000页码：544版次：1装帧：平装开本：16开商品重量：0.4kg编辑推荐本书详细讲述了Xilinx FPGA的IP核，使读者更加深入地理解FPGA的开发和应用内容提要IP核是可编程门阵列（FPGA）芯片开发中常用的功能模块，本书以赛灵思（Xilinx）公司的Spartan系列和Virtex系列FPGA系列芯片为基础，详细介绍各类IP核的功能、特点、接口及性能，并给出在FPGA开发过程中IP核的使用方法。全书共分10章，首先介绍IP核的生成和使用方法，然后分类描述Xilinx提供的数学运算、存储器、数字信号处理（DSP）、信道纠错码、网络、标准总线IP核以及FPGA属性和调试验证IP核。本书内容丰富翔实，部分IP核给出了功能原理解释和功能仿真结果，便于读者更好地理解和应用。目录第1章 Xilinx IP核的生成和使用 11.1 概述 11.2 IP核生成工具 21.2.1 概述 21.2.2 IP核生成工具接口 21.2.3 IP核生成工具的使用 51.2.4 定制和编辑IP核 101.3 基于ISE工程导航工具的IP核操作 141.3.1 创建工程 151.3.2 定制IP核 161.3.3 添加IP核 171.3.4 例化IP核 181.3.5 编辑IP核 181.3.6 仿真IP核 181.4 其他IP核操作 191.4.1 构造向导 191.4.2 网表IP 201.4.3 微处理器和外设IP 211.4.4 系统生成工具 23第2章 基本IP核 242.1 乘-加器 242.1.1 累加器 242.1.2 乘累加器 252.1.3 乘加器 272.2 二进制计数器 312.3 基于RAM的移位寄存器 342.4 DSP48宏 36第3章 存储器IP核 433.1 块存储器 433.2 分布式存储器 663.3 FIFO生成器 74第4章 数学运算IP核 824.1 加/减法器 824.2 乘法器 854.2.1 实数乘法器 854.2.2 复数乘法器 864.3 除法器 904.4 CORDIC 964.5 浮点数操作器 111第5章 数字信号处理IP核 1205.1 DDS编译器 1205.2 FIR编译器 1275.3 CIC编译器 1575.4 DFT 1655.5 FFT 1715.6 DUC/DDC编译器 189第6章 纠错码IP核 2016.1 RS码编/译码器 2016.1.1 RS码编码器 2016.1.2 RS码译码器 2086.2 卷积码编/译码器 2196.2.1 卷积码编码器 2196.2.2 Viterbi译码器 2236.3 3GPP Turbo码编/译码器 2346.3.1 3GPP Turbo码编码器 2356.3.2 3GPP Turbo码译码器 2416.4 3GPP2 Turbo码编/译码器 2456.4.1 3GPP2 Turbo码编码器 2466.4.2 3GPP2 Turbo码译码器 2506.5 IEEE 802.16 CTC编译码器 2566.5.1 IEEE 802.16 CTC编码器 2566.5.2 IEEE 802.16e CTC译码器 2626.6 交织器/解交织器 2696.7 IEEE P802.16 LDPC编码器 2836.8 DVB-S2 FEC编码器 289第7章 网络应用IP核 2977.1 以太网MAC 2977.1.1 10 Gbps以太网MAC 2977.1.2 TEMAC 3057.2 PCS/PMA 3137.2.1 10 Gbps以太网PCS/PMA 3137.2.2 以太网1000BASE-X PCS/PMA或SGMII 3167.3 以太网连接单元 3247.3.1 XAUI 3247.3.2 RXAUI 3297.4 嵌入式三模式以太网MAC封装包 3347.4.1 Virtex-4嵌入式三模式以太网MAC封装包 3347.4.2 Virtex-5嵌入式三模式以太网MAC封装包 3377.4.3 Virtex-6嵌入式三模式以太网MAC封装包 3377.5 以太网统计 3397.6 以太网AVB端点 343第8章 FPGA属性和设计IP核 3598.1 时钟向导 3598.2 GTX收发器 3648.2.1 Virtex-6 FPGA GTX收发器向导 3648.2.2 Virtex-5 FPGA RocketIO GTX收发器向导 4048.3 SelectIO接口向导 4318.4 系统监视器 435第9章 标准总线IP核 4399.1 串行RapidIO 4399.2 CAN 4499.3 用于PCI接口的Initiator/Target 4619.4 PCI Express核 4709.4.1 用于Virtex-5和Virtex-4的PCI Express端点 4709.4.2 用于Virtex-5的PCI Express端点块增强（EBP） 4799.4.3 用于Spartan-3/3A/3E的PCI Express端点PIPE 4819.4.4 用于Spartan-6的PCI Express集成块 4859.4.5 用于Virtex-6的PCI Express集成块 4889.5 显示端口 494第10章 调试验证IP核 51010.1 ChipScope Pro 51010.2 逻辑调试内核 51110.2.1 集成控制器（ICON） 51110.2.2 集成逻辑分析（ILA） 51410.2.3 虚拟I/O（VIO） 52010.2.4 Agilent跟踪（ATC2） 52210.3 误比特率测试（IBERT） 52510.4 集成总线分析核（IBA） 52710.4.1 PLB IBA 52710.4.2 OPB IBA 531参考文献 534作者介绍刘东华，男，内蒙古人，博士，副教授，2002年毕业于国防科技大学，获信息与通信工程专业博士学位，2004年入中国科学院计算技术研究所计算机科学与技术博士后流动站，2006年出站。曾参与完成科研项目十余项，发表相关学术论文二十余篇，主讲本科生课程《信息论与编码》、研究生课程《纠错编码》和博士生选修课《高级编码技术研讨》，主要研究方向为信息论与信道编码。文摘序言暂时没有内容
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海淀分局备案编号& & 在现代声纳、雷达、通信、图像处理等领域中，数字信号处理系统经常要进行高速、高精度的FFF运算。现场可编程逻辑阵列(F)是一种可定制，具有面向数字信号处理算法的物理结构。用GA实现FFT处理器具有硬件系统简单、功耗低的优点，同时具有开发时间较短、成本较低的优势。基于FPGA实现的数字信号处理系统具有较高的实时性和嵌入性，并能方便地实现系统集成与功能扩展。基于FPGA的硬件实现FFT通常有两种方法：(1)并行方法，其采用多个蝶形处理器并行运算，能对较高的数据采样率进行运算，但其硬件规模较大，当在FPGA上要实现较大点数的FFT时较为困难。(2)串行方法，采用一个蝶形处理器完成运算，使用的逻辑资源较少，但运算速度较慢。本文在串行方法的基础上实现了一种在FPGA上实现的可配置FFT IP核，具有输入点数可配置(实现0～4 096点自由配置)、数据位宽可配置、分解基可配置的特性。
& & 1 原理分析
& & 自从基2快速算法出现以来，人们仍在不断寻求更快的算法。基4 FFT算法比最初的基2 FFT算法更快，但从理论上讲，用较大的基数还可进一步减少运算次数，但要以程序(或硬件)变得更复杂为代价。提高FFF处理速度的4个主要技术途径是采用流水线结构、并行运算、增加蝶形处理单元数目和高基数结构。
& & 1.1 基2算法基本原理
& & 点数N是2的整数次幂，将x(n)先按n的奇偶分成两组
& & 1.2 基4算法基本原理
& & 与基2算法类似，对于N点有限长序列x(n)的DFT按照时域分解展开有
& & 2 可配置FFT IP核硬件结构
& & 现有的FFT IP核在硬件实现时不具备并行度可配置能力，只提供全循环、全流水、循环展开与流水结合等形式下的某种特定实现，可重用性较差，难以适应不同的计算吞吐量和对计算资源和计算时间的需求。可配置FFT IP核技术实现FFT算法流水、循环等并行化参数的可配置问题，兼顾FFT转换点数、输入输出数据位宽、蝶形运算基数、输入输出FIFO深度的可配置，满足不同应用条件下IP复用的需求，适应各种环境和数据吞吐量的FFT运算。可配置FFTIP核功能组成如图1所示。
& & 如图1所示，该IP主要包括RAM、ROM、地址产生模块、移位模块、选择数据排序模块、可配置蝶形运算单元、精度调整模块和输出数据排序模块，Din_R和Din_I是FFT输入数据的实部和虚部，Dout_R和Dout_I是FFT变换结果的实部和虚部。RAM1和RAM2存储了FFT迭代过程中的输入数据，RAM3和RAM4存储了FFT迭代过程中的计算结果，RAM1和RAM2、RAM3和RAM4均为乒乓结构。地址产生模块主要产生向RAM写入数据和从RAM读出数据的地址。ROM中存储了FFT需要的旋转因子。
& & 2.1 IP核整体方案
& & 设计可配置FFT处理，其整体结构如图2所示，设计采用基2蝶形和基4蝶形运算两种配置方式，供用户选择。输入数据实部和虚部分开存储，需4个RAM，为实现对连续流输入可连续流输出，其模块构成如图2所示。
& & 如图2所示，外部输入数据的实数部分Din_R、虚数部分Din_I，以及输入数据的地址信号ADR，首先进入RAM_ADDR单元，选择合适的时钟将不同点数的原始数据送入RAM单元，当输入数据的实数和虚数以及其地址准备好的时候，RDY输出1。BIT_SFT单元完成输入数据地址的移位变换，实现奇偶分离。当数据地址准备好时，RDY输出1，当RAM_ADDR或BIT_SFT这两个单元中的一个单元准备好时，便可触发RAM单元，将外部数据写入到RAM的指定地址。RAM中的数据符合可配置点数要求后，进入NUM_IN单元，其中输出的数据DOR/DOI就是符合基2蝶形或基4蝶形运算的数据顺序。这些原始数据进入蝶形运算单元BUTTERFLY，蝶形单元通过U_SELECT单元选择蝶形运算的分解基，实现基2蝶形运算、基4蝶形运算的可配置功能。其中R4_FFT是基4蝶形运算单元，B2_FFT是基2蝶形运算单元，蝶形运算过程中所需的旋转因子存储在ROM_RAT单元中，根据选择不同分解基的蝶形运算，BUTIERFLY单元产生相应的地址，选择其计算过程中的旋转因子。当蝶形运算完成后，结果数据进入U_CNORM单元，进行顺序调整和精度处理;其中PR信号是用户指定的精度信号，PR[1：0]可提供3种精度，OVF信号是数据溢出信号，若置1表明FFT结果数据超出了表示范围，则要按照截位处理以保证数据准确。当数据输入完成后，结果数据进入NUM_OUT单元，由于DIT算法输出结果以倒序形式输出，所有需要NUM_OUT进行地址调整，FFT变换结束后的结果实数部分Dout_R，虚数部分是Dout_I，地址信号是R_ADDR，以正确的顺序和形式输出。
& & 2.2 可配置蝶形单元模块
& & 在FFT IP核的蝶形运算单元设计中，蝶形单元的运算过程：第一个时钟周期是将下结点与旋转因子复乘的实数乘法进行计算;第二个时钟周期是将复乘中的实数进行加减运算;在第三个时钟周期是计算复乘结果与上结点的加减运算，即将蝶形运算单元的结果输出。可配置蝶形运算通过在基2和基4两种分解基之间切换来实现，其模块图如图3所示。
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