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FPGA/CPLD（21）
一、变量初始化
变量初始化的基本原则为：可综合代码中完成内部变量的初始化，Testbench中完成可综合代码所需的各类接口信号的初始化。
初始化的方法有两种：一种是通过initial语句块初始化；另一种是在定义时直接初始化。
当initial语句块中有多条语句时，需要用begin&end或者fork&join语句。
直接初始化，如：reg [7:0] cnt = 8'b;
二、时钟信号的产生
1、普通时钟信号：
a. 基于initial语句的方法：
parameter clk_period = 10;
initial begin
#(clk_period/2) clk = ~
b. 基于always语句的方法：
parameter clk_period = 10;
always #(clk_period/2) clk = ~
2、自定义占空比的时钟信号：
parameter High_time = 5,Low_time = 20;
// 占空比为High_time/(High_time+Low_time)
always begin
3、相位偏移的时钟信号：
parameter High_time = 5,Low_time = 20,pshift_time = 2;
// 相位偏移为360*pshift_time/(High_time+Low_time)
reg clk_a;
wire clk_b;
always begin
clk_a = 1;
clk_a = 0;
assign #pshift_time clk_b = clk_a;
4、固定数目的时钟信号：
parameter clk_cnt = 5, clk_period = 2;
initial begin
repeat(clk_cnt)
#(clk_period/2) clk = ~
三、复位信号的产生
1、异步复位信号：
parameter rst_repiod = 100;
reg rst_n;
initial begin
rst_n = 0;
rst_n = 1;
2、同步复位信号：
parameter rst_repiod = 100;
reg rst_n;
initial begin
rst_n = 1;
@(posedge clk)
rst_n = 0;
rst_n = 1;
四、数据信号的产生
数据信号的产生主要有两种形式：一、初始化和产生都是在initial块中进行；二、初始化在initial语句中完成，而产生却在always语句块中完成。前者符合不规则数据序列，并且要求长度较短；后者适合具有一定规律的数据序列。
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先放我们的实验要求。实验要求不一样的话，慎重参考。
module FrequencyCounter(
input [1:0] testmode ,
input sysclk ,
input modecontrol,
output& highfreq,
output [6:0] hex0,
output[6:0] hex1,
output[6:0] hex2,
output[6:0] hex3
wire sigin11;
assign highfreq=
signalinput
signalin(.testmode(testmode),.sysclk(sysclk),.sigin1(sigin11));
freq(.sigin11(sigin11),.sysclk(sysclk),.modecontrol(modecontrol),.hex0(hex0),.hex1(hex1),.hex2(hex2),.hex3(hex3));
//频率计模块
Frequency(sigin11,sysclk,modecontrol,hex0,hex1,hex2,hex3);
sigin11,sysclk,
&& // output&
&&& output
[6:0]hex0,hex1,hex2,hex3;
[15:0]countBCD;
enable,reset,lock,sigin12;
&& //signalinput
siginai(.testmode(testmode),.sysclk(sysclk),.sigin1(sigin11));
&& OneHzClk
onehz(.sysclk(sysclk),.OneClk(OneClk));
&& ControlSig
controls(.OneClk(OneClk),.enable(enable),.reset(reset),.lock(lock));
&& TenDivideFre
tendiv(.sigin(sigin11),.sigin1(sigin12));
&& TenCounter
tencou(.sigin(sigin11),.sigin1(sigin12),.modecontrol(modecontrol),.enable(enable),.reset(reset),.countBCD(countBCD));
&& lockMachine
lockma(.lock(lock),.countBCD(countBCD),.locker(locker));
shum(.locker(locker),.hex0(hex0),.hex1(hex1),.hex2(hex2),.hex3(hex3));
&& endmodule
//siginal Input
module signalinput(
input [1:0]
testmode,//00,01,10,11????4????????12500Hz???SW1~SW0???
sysclk,//????50M&&&
output sigin1//??????
assign sigin1=
state=21'b;
divide=21'b1_;
always@(testmode) begin
case(testmode[1:0])
2'b00:divide=21'b1_;&
&2'b01:divide=21'b1_;&
2'b10:divide=21'b_00;//50Hz
2'b11:divide=21'b_00;&
always@(posedge sysclk)//?divide??
if(state==0)
state=state+21'b0_00__00_0000_10;
if(state==divide)
state=27'b000_00_00;
//1Hz clock module
module OneHzClk(sysclk,OneClk);
output& OneC
assign OneClk=
state=26'b00_00_;
divide=26'b10_11_00;
//divide=21'b0_;
always@(posedge sysclk)//?divide??
if(state==0)
state=state+26'b__00_0000_10;
if(state==divide)
state=26'b00_00_00;
//1Hz clk produce control siginal
module ControlSig(OneClk,enable,reset,lock);
input wire OneC
output reg enable,reset,
initial begin
countcc=0;
always@(posedge OneClk)
countcc=countcc+1;
if(countcc==0)
&& else if(countcc==1)
//10 counter module
TenCounter(sigin,sigin1,modecontrol,enable,reset,countBCD);
&&& input wire
sigin,sigin1,modecontrol,enable,
&&& output
[15:0] countBCD;
&&& assign
sigi=modecontrol?sigin1:
[3:0]count0,count1,count2,count3;
&&& assign
countBCD[3:0]=count0;
&&& assign
countBCD[7:4]=count1;
&&& assign
countBCD[11:8]=count2;
&&& assign
countBCD[15:12]=count3;
&&& initial
count0=4'b0000;
count1=4'b0000;
count2=4'b0000;
count3=4'b0000;
always@(posedge sigi or negedge reset)
if(!reset)
&&&&&&&&&&&
count0=4'b0000;
count1=4'b0000;
count2=4'b0000;
count3=4'b0000;
if(enable)
count0=count0+4'b0001;
&if(count0==4'b1010)
count1=count1+1;
&if(count1==4'b1010)
count2=count2+1;
&if(count2==4'b1010)
count3=count3+1;
//shiliu wei suocunqi mokuai
module lockMachine(lock,countBCD,locker);
&& input wire
[15:0]countBCD;
&& output reg&
&& always@(*)
locker[15:0]=countBCD[15:0];
//shumaguan mokuai
module ShuMa(input [15:0]locker,output[6:0]
hex0,hex1,hex2,hex3);
&& SevenYimaqi
seven0(.A(locker[3:0]),.D0(hex0[0]),.D1(hex0[1]),.D2(hex0[2]),.D3(hex0[3]),.D4(hex0[4]),.D5(hex0[5]),.D6(hex0[6]));
&& SevenYimaqi
seven1(.A(locker[7:4]),.D0(hex1[0]),.D1(hex1[1]),.D2(hex1[2]),.D3(hex1[3]),.D4(hex1[4]),.D5(hex1[5]),.D6(hex1[6]));
&& SevenYimaqi
seven2(.A(locker[11:8]),.D0(hex2[0]),.D1(hex2[1]),.D2(hex2[2]),.D3(hex2[3]),.D4(hex2[4]),.D5(hex2[5]),.D6(hex2[6]));
&& SevenYimaqi
seven3(.A(locker[15:12]),.D0(hex3[0]),.D1(hex3[1]),.D2(hex3[2]),.D3(hex3[3]),.D4(hex3[4]),.D5(hex3[5]),.D6(hex3[6]));
//qiduan yimaqi mokuai
module SevenYimaqi(input[3:0] A,output D0,D1,D2,D3,D4,D5,D6);
D0=!A[3]&&(!A[2])&&(!A[1])&&A[0]||!A[3]&&A[2]&&!A[1]&&!A[0]||A[3]&&A[2]&&!A[1]&&A[0]||A[3]&&!A[2]&&A[1]&&A[0];//1/4/11/13
D1=A[3]&&A[2]&&!A[1]&&!A[0]||!A[3]&&A[2]&&!A[1]&&A[0]||A[3]&&A[2]&&A[1]||A[3]&&A[1]&&A[0]||A[2]&&A[1]&&!A[0];//5/6/11/12/14/15
D2=!A[3]&&!A[2]&&A[1]&&!A[0]||A[3]&&A[2]&&A[1]||A[3]&&A[2]&&!A[1]&&!A[0];//2/12/14/15
D3=!A[3]&&!A[2]&&!A[1]&&A[0]||!A[3]&&A[2]&&!A[1]&&!A[0]||A[3]&&!A[2]&&A[1]&&!A[0]||A[2]&&A[1]&&A[0];//1/4/7/10/15
D4=!A[3]&&!A[2]&&A[0]||!A[3]&&A[2]&&!A[1]||!A[3]&&A[2]&&A[0]||A[3]&&!A[2]&&!A[1]&&A[0];//1/3/4/5/7/9
D5=!A[3]&&!A[2]&&A[0]||!A[3]&&!A[2]&&A[1]||!A[3]&&A[1]&&A[0]||A[3]&&A[2]&&!A[1]&&A[0];//1/2/3/7/13
D6=!A[3]&&!A[2]&&!A[1]||!A[3]&&A[2]&&A[1]&&A[0]||A[3]&&A[2]&&!A[1]&&!A[0];//0/1/7/12
//shifenpin mokuai
module TenDivideFre(sigin,sigin1);
output reg sigin1;
initial begin
count=4'b0000;
always@(posedge sigin)
&& if(count==4'b0100)
&& sigin1=~sigin1;
&& count=0;
&& count=count+1;
测试文件：
module FrequencyCounterT
reg sysclk,
[6:0]hex0,hex1,hex2,hex3;
&&& initial
testmode=2'b01;
modecontrol=1;
always #10 sysclk=~
FrequencyCounter frecounter(.testmode(testmode),
&.sysclk(sysclk),
.modecontrol(modecontrol),
.highfreq(highfreq),
.hex0(hex0),
&.hex1(hex1),
&.hex2(hex2),
&.hex3(hex3)
仿真波形：
我能说，自己傻到一定程度了吗？？
本来早就应该出来结果了，结果鼻子都撞到了，又折返回来了~~
首先，我竟然一直以为1亿（10的8次方）就是1G（10的9次方）！！！！妈蛋，让我50兆写成了5兆，我说结果咋一直是正确结果的10分之1。。。。。
其次，我用的BCD码，但是后来在modelsim仿真波形里却用unsigned格式来看locker中保存的值，我说咋他妈一直是1573这么奇葩的数。。。。是知道人家是625……傻逼不是一两天。。
最后，苦逼地，终于写出来了，过程很艰辛，但是过后心情很舒畅，自信感爆棚啊！！
学弟学妹们，如果不幸看到了这篇文章，仅当参考，哈~毕竟，还是学习还是需要钻研的。
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